本發(fā)明涉及一種電子電路，該電子電路被適配成對(duì)形成該電子電路的一部分的浮柵存儲(chǔ)器結(jié)構(gòu)進(jìn)行充電或讀取。
背景技術(shù)：
1、如圖1中示意性地示出，電子電路包括至少一個(gè)電可擦除(ee)類型的存儲(chǔ)器結(jié)構(gòu)。該存儲(chǔ)器結(jié)構(gòu)可以包括至少一個(gè)浮柵mos晶體管fg以定義電容器。然而，該浮柵存儲(chǔ)器結(jié)構(gòu)取而代之由具有耦合電容cc的第一mos晶體管1和具有耦合電容ct的第二mos晶體管2組成。每個(gè)mos晶體管在相同的半導(dǎo)體襯底中制成，該襯底可以是p型或n型的。一般而言，兩個(gè)晶體管1和2在相同的p型半導(dǎo)體襯底中制成，以與集成電子電路的所有其他元件一起定義pmos晶體管。兩個(gè)浮柵pmos晶體管1和2通過(guò)它們的公共浮柵fg彼此串聯(lián)連接。
2、在圖1中所示的電子電路的這種存儲(chǔ)器結(jié)構(gòu)中，通過(guò)耦合被應(yīng)用在第一pmos晶體管1的第一輸入端子t處或第二pmos晶體管2的第二輸入端子b處的編程電壓、通過(guò)隧道效應(yīng)對(duì)浮柵(表示為fg)進(jìn)行充電。一般而言，經(jīng)由比第一pmos晶體管1更小的第二pmos晶體管2的第二輸入端子b來(lái)應(yīng)用隧道效應(yīng)充電。因此，在該浮柵fg上編程的電壓隨后由pmos讀取(t_read)晶體管3來(lái)讀取，該pmos讀取(t_read)晶體管3的柵極連接到浮柵fg。整體結(jié)構(gòu)(在圖1中是以非對(duì)稱模式示出)使用pmos型晶體管1和2來(lái)實(shí)現(xiàn)具有電容cc和ct的第一和第二電容器1和2。該結(jié)構(gòu)一般以差分模式實(shí)現(xiàn)。為了使第一端子t與浮柵fg之間的耦合最大化，pmos讀取晶體管3(具有寄生電容)和具有電容ct的第二pmos隧道效應(yīng)晶體管2被調(diào)整大小為與第一pmos耦合cc晶體管1相比盡可能小。因此，對(duì)于給定大小的cc-ct-t_read集合，讀取偏移(其是閾值電壓與所測(cè)量電流之間的偏移)與pmos讀取晶體管的大小成反比。由于所存儲(chǔ)的電壓會(huì)隨著時(shí)間降低，因此這種大的偏移限制了存儲(chǔ)器保持時(shí)間，增加了所存儲(chǔ)電壓的統(tǒng)計(jì)不確定性，這是這種存儲(chǔ)器結(jié)構(gòu)的缺點(diǎn)。
技術(shù)實(shí)現(xiàn)思路
1、為此，本發(fā)明涉及一種具有浮柵存儲(chǔ)器結(jié)構(gòu)的電子電路，該電子電路通過(guò)利用以mos型讀取晶體管形式的大浮柵來(lái)配置具有耦合電容的mos型晶體管之一，從而避免了使用另一個(gè)特定的讀取晶體管，如獨(dú)立權(quán)利要求1中所描述。
2、在從屬權(quán)利要求2至13中定義了具有浮柵存儲(chǔ)器結(jié)構(gòu)的電子電路的特定實(shí)施例。
3、本發(fā)明的優(yōu)點(diǎn)是：mos晶體管被配置為實(shí)現(xiàn)具有浮柵存儲(chǔ)器結(jié)構(gòu)的耦合電容的大電容器。然后，在讀取模式下，借助于保護(hù)晶體管來(lái)對(duì)接該mos晶體管是更簡(jiǎn)單的，因?yàn)檫@些保護(hù)晶體管的寄生電容電荷本身不會(huì)影響浮柵處的存儲(chǔ)器結(jié)構(gòu)的輸入端子的耦合。由于mos讀取晶體管(其用以實(shí)現(xiàn)具有耦合電容cc的電容器)的大小現(xiàn)在是大的，因此讀取偏移顯著減小。此外，根據(jù)實(shí)現(xiàn)兩個(gè)電容器的兩個(gè)晶體管的給定電容比，消除現(xiàn)有技術(shù)的小讀取晶體管會(huì)顯著增加電容耦合。
4、本發(fā)明的一個(gè)優(yōu)點(diǎn)是：有可能減少在單個(gè)多晶硅襯底技術(shù)中讀取電可擦除永久存儲(chǔ)器結(jié)構(gòu)時(shí)的偏移問(wèn)題。
1.一種具有浮柵存儲(chǔ)器結(jié)構(gòu)的電子電路，所述浮柵存儲(chǔ)器結(jié)構(gòu)包括來(lái)自第一輸入端子(t)的具有大浮柵(fg)的第一晶體管(1)、以及來(lái)自第二輸入端子(b)的第二晶體管(2)，第二晶體管(2)具有比第一晶體管(1)更小的浮柵(fg)，第一晶體管(1)經(jīng)由其浮柵(fg)串聯(lián)連接到第二晶體管(2)的浮柵(fg)，所述電子電路被布置以便讀取和加載所述浮柵存儲(chǔ)器結(jié)構(gòu)，其特征在于，第一晶體管被轉(zhuǎn)換成mos型晶體管的形式以直接用作用于讀取所述浮柵存儲(chǔ)器結(jié)構(gòu)的晶體管。
2.根據(jù)權(quán)利要求1所述的電子電路，其特征在于，所述電子電路與所述浮柵存儲(chǔ)器結(jié)構(gòu)被集成在p型硅襯底中，并且其特征在于，用于實(shí)現(xiàn)所述存儲(chǔ)器結(jié)構(gòu)的第一電容器的第一晶體管(1)被轉(zhuǎn)換成pmos型晶體管，所述pmos型晶體管具有連接到所述襯底的源極，所述襯底連接到所述存儲(chǔ)器結(jié)構(gòu)的第一輸入端子(t)，并且所述pmos型晶體管具有漏極，所述漏極使得能夠結(jié)合讀取單元(30)來(lái)讀取所述存儲(chǔ)器結(jié)構(gòu)的荷電狀態(tài)。
3.根據(jù)權(quán)利要求2所述的電子電路，其特征在于，被配置為讀取晶體管的具有大耦合電容(cc)的第一晶體管(1)允許在讀取模式下借助于保護(hù)晶體管來(lái)對(duì)接該晶體管，其中這些保護(hù)晶體管的寄生電容電荷不影響浮柵(fg)上的第一輸入端子(t)或第二輸入端子(b)的耦合，并且其特征在于，所述讀取晶體管的大小允許顯著減小讀取偏移。
4.根據(jù)權(quán)利要求2所述的電子電路，其特征在于，所述存儲(chǔ)器結(jié)構(gòu)的第一晶體管(1)被轉(zhuǎn)換成pmos型晶體管，以便直接作為用于讀取所述存儲(chǔ)器結(jié)構(gòu)的浮柵的荷電狀態(tài)的晶體管，以便避免使用具有相關(guān)聯(lián)寄生電容的原始讀取晶體管，以便增加編程電壓(vprog)的耦合系數(shù)，并且從而減小對(duì)于獲得給定浮柵電壓(fg)所需的編程電壓(vppog)的值。
5.根據(jù)權(quán)利要求1和2中的一項(xiàng)所述的電子電路，其特征在于，實(shí)現(xiàn)所述電子電路的集成第一和第二電容器cc和ct的兩個(gè)pmos晶體管之間的表面積的比大于10倍。
6.根據(jù)權(quán)利要求5所述的電子電路，其特征在于，第一pmos晶體管(1)被制作成寬度w等于2.24μm并且長(zhǎng)度l等于1.75μm，這給出了在3.92μm2的范圍內(nèi)的在浮柵處的表面積，并且其特征在于，第二pmos晶體管(2)被制作成寬度w等于0.65μm并且長(zhǎng)度l等于0.5μm，這給出了在0.325μm2的范圍內(nèi)的在浮柵處的表面積，所述表面積小于第一pmos晶體管(1)的表面積的十二分之一。
7.根據(jù)權(quán)利要求1至4中的一項(xiàng)所述的電子電路，其特征在于，讀取單元(30)連接到第一pmos晶體管(1)的漏極，以便確定所述浮柵存儲(chǔ)器結(jié)構(gòu)(fg)的荷電狀態(tài)。
8.根據(jù)權(quán)利要求7所述的電子電路，其特征在于，讀取單元(30)的第一n?demos型晶體管(3，3’)通過(guò)漏極連接到第一pmos晶體管(1)的漏極。
9.根據(jù)權(quán)利要求1和2中的一項(xiàng)所述的電子電路，其特征在于，為了執(zhí)行對(duì)所述存儲(chǔ)器結(jié)構(gòu)的浮柵(fg)的編程，串聯(lián)連接的兩個(gè)pmos型晶體管(21，22)在一側(cè)連接編程電壓端子(vprog)并且在另一側(cè)連接所述浮柵存儲(chǔ)器結(jié)構(gòu)(fg)的第二輸入端子(b)，以便通過(guò)具有小電容(ct)的第二pmos晶體管(2)利用隧道效應(yīng)執(zhí)行充電，其特征在于，第一pmos晶體管(21)經(jīng)由源極和襯底連接到編程端子(vprog)，而第一pmos晶體管(21)的漏極連接到第二pmos晶體管(22)的源極和襯底，第二pmos晶體管(22)的柵極由電池電壓(vbat)偏置，并且其特征在于，如果第一pmos晶體管(21)的柵極上的電壓至少處于等于或低于電池電壓(vbat)————所述電池電壓(vbat)低于編程電壓(vprog)——的電壓，則第一pmos晶體管(21)用作用于將編程端子連接到第二輸入端子(b)的開(kāi)關(guān)。
10.根據(jù)權(quán)利要求1和2中的一項(xiàng)所述的電子電路，其特征在于，它包括串聯(lián)連接的兩個(gè)pmos型晶體管(11，12)，所述串聯(lián)連接的兩個(gè)pmos型晶體管(11，12)在一側(cè)連接編程電壓端子(vprog)并且在另一側(cè)連接所述浮柵存儲(chǔ)器結(jié)構(gòu)(fg)的第一輸入端子(t)，其特征在于，第一pmos晶體管(11)通過(guò)源極和襯底連接到編程端子(vprog)，而第一pmos晶體管(11)的漏極連接到第二pmos晶體管(12)的源極和襯底，第二pmos晶體管(12)的柵極由電池電壓(vbat)偏置，并且其特征在于，如果第二pmos晶體管(12)的漏極連接到具有高耦合電容的第一pmos晶體管(1)的第一輸入端子(t)，則可以在柵極上控制第一pmos晶體管(11)以使其導(dǎo)通或者優(yōu)選地不導(dǎo)通，以便不具有與編程電壓端子(vprog)的連接。
11.根據(jù)權(quán)利要求1和2中的一項(xiàng)所述的電子電路，其特征在于，它包括兩對(duì)nmos型晶體管(13，14；23，24)，這兩對(duì)nmos型晶體管分別從輸入端子(t，b)共源共柵地串聯(lián)連接，并且連接到接地端子(vss)，其特征在于，每一對(duì)中的第一nmos晶體管(13，23)是在柵極上由電池電壓(vbat)偏置的demos晶體管，而每一對(duì)中的第二晶體管(14，24)是在柵極上分別由控制信號(hào)(w1，w2)控制的nmos型晶體管。
12.根據(jù)權(quán)利要求1至7中的一項(xiàng)所述的電子電路，其特征在于，它包括以并聯(lián)方式反向地連接在第一輸入端子(t)與第二輸入端子(b)之間的兩個(gè)浮柵存儲(chǔ)器結(jié)構(gòu)(fg，fg’)，其特征在于，從第一輸入端子(t)，第一pmos晶體管(1)被提供有大的第一浮柵(fg)，其特征在于，從第二輸入端子(b)，第二pmos晶體管(2)被提供有比第一電容器(1)更小的第一浮柵(fg)，其特征在于，從第二輸入端子(b)，第三pmos晶體管(42)被提供有大的第二浮柵(fg’)，并且其特征在于，從第一輸入端子(t)，第四pmos晶體管(41)被提供有比第三pmos晶體管(42)更小的第二浮柵(fg’)。
13.根據(jù)權(quán)利要求12所述的電子電路，其特征在于，讀取單元(30)包括通過(guò)漏極連接到第一pmos讀取晶體管(1)的漏極的第一demos晶體管(31)、以及通過(guò)漏極連接到第三電容器(42)的第二pmos讀取晶體管(2)的漏極的第二demos晶體管(32)，并且其特征在于，讀取單元(30)被配置成輸出浮柵的荷電狀態(tài)的至少一個(gè)信號(hào)(pol-bit-out)。