本公開涉及半導(dǎo)體領(lǐng)域，尤其涉及一種數(shù)據(jù)發(fā)送電路、數(shù)據(jù)接收電路及電子設(shè)備。

背景技術(shù)：

1、隨著半導(dǎo)體技術(shù)的發(fā)展，半導(dǎo)體存儲器被廣泛地應(yīng)用于電子裝置中。動態(tài)隨機(jī)存取存儲器(dynamic?random?access?memory，dram)屬于一種揮發(fā)性存儲器，動態(tài)隨機(jī)存取存儲器因為存取速度快，常用來作為高速緩沖存儲器(cache)。目前，存儲器的數(shù)據(jù)傳輸效率仍然有較大的提升空間。

技術(shù)實現(xiàn)思路

1、本公開實施例提供了一種數(shù)據(jù)發(fā)送電路、數(shù)據(jù)接收電路及電子設(shè)備。

2、本公開的技術(shù)方案是這樣實現(xiàn)的：

3、第一方面，本公開提供了一種數(shù)據(jù)發(fā)送電路，應(yīng)用于第一芯片，所述數(shù)據(jù)發(fā)送電路包括：

4、并串轉(zhuǎn)換模塊，配置為接收多個并行的初始數(shù)據(jù)信號，并基于初始時鐘信號將多個并行的初始數(shù)據(jù)信號轉(zhuǎn)換為串行的數(shù)據(jù)組合；其中，所述數(shù)據(jù)組合包括n位數(shù)據(jù)信號，n為大于1的整數(shù)；

5、多電平調(diào)制電路，與所述并串轉(zhuǎn)換模塊耦接，配置為接收并基于每個所述數(shù)據(jù)組合，產(chǎn)生并輸出一個目標(biāo)數(shù)據(jù)信號；其中，若所述數(shù)據(jù)組合中的n位數(shù)據(jù)信號為不同的信號值組合時，產(chǎn)生的所述目標(biāo)數(shù)據(jù)信號的電壓值不同；

6、第一傳輸通路，與所述多電平調(diào)制電路耦接，配置為將所述目標(biāo)數(shù)據(jù)信號從所述第一芯片輸出。

7、在一些實施例中，所述數(shù)據(jù)發(fā)送電路還包括：第一參考電壓產(chǎn)生電路，配置為接收基準(zhǔn)電壓信號，基于所述基準(zhǔn)電壓信號，產(chǎn)生預(yù)設(shè)電源信號和初始參考電壓信號，并將所述預(yù)設(shè)電源信號從其第一輸出端輸出以及將所述初始參考電壓信號從其第二輸出端輸出；其中，所述預(yù)設(shè)電源信號的電壓值和所述初始參考電壓信號的電壓值為預(yù)設(shè)比例；所述多電平調(diào)制電路，與所述第一參考電壓產(chǎn)生電路的第一輸出端耦接，還被配置為接收所述預(yù)設(shè)電源信號，并在所述預(yù)設(shè)電源信號的驅(qū)動下，基于每個所述數(shù)據(jù)組合，產(chǎn)生所述目標(biāo)數(shù)據(jù)信號。

8、在一些實施例中，所述數(shù)據(jù)發(fā)送電路還包括：時鐘模塊，與所述并串轉(zhuǎn)換模塊耦接，配置為產(chǎn)生所述初始時鐘信號，并通過其輸出端輸出；隔直電路，分別與所述時鐘模塊的輸出端和所述第一參考電壓產(chǎn)生電路的第二輸出端連接，配置為將所述初始時鐘信號隔直流處理后傳輸至所述第一參考電壓產(chǎn)生電路的第二輸出端，以與所述初始參考電壓信號疊加后產(chǎn)生時鐘/電壓混合信號；第二傳輸通路，與所述第一參考電壓產(chǎn)生電路的第二輸出端耦接，配置為將所述時鐘/電壓混合信號從所述第一芯片輸出。

9、在一些實施例中，在n＝2時，所述數(shù)據(jù)組合包括低位數(shù)據(jù)信號和高位數(shù)據(jù)信號；其中，若所述低位數(shù)據(jù)信號和所述高位數(shù)據(jù)信號為第一信號值組合，則所述目標(biāo)數(shù)據(jù)信號為第一電壓值；若所述低位數(shù)據(jù)信號和所述高位數(shù)據(jù)信號為第二信號值組合，則所述目標(biāo)數(shù)據(jù)信號為第二電壓值；若所述低位數(shù)據(jù)信號和所述高位數(shù)據(jù)信號為第三信號值組合，則所述目標(biāo)數(shù)據(jù)信號為第三電壓值；若所述低位數(shù)據(jù)信號和所述高位數(shù)據(jù)信號為第四信號值組合，則所述目標(biāo)數(shù)據(jù)信號為接地電壓；所述第一電壓值、所述第二電壓值、所述第三電壓值和所述接地電壓依次減小。

10、在一些實施例中，所述多電平調(diào)制電路包括第一邏輯單元、第一上拉單元、第二上拉單元、第三上拉單元和下拉單元；所述多電平調(diào)制電路還包括驅(qū)動源節(jié)點和輸出節(jié)點，所述驅(qū)動源節(jié)點接收所述預(yù)設(shè)電源信號；所述第一上拉單元、所述第二上拉單元和所述第三上拉單元并聯(lián)于所述驅(qū)動源節(jié)點和所述輸出節(jié)點之間；所述下拉單元串聯(lián)于所述輸出節(jié)點和接地端之間，所述輸出節(jié)點與所述第一傳輸通路連接；所述第一邏輯單元，配置為對所述低位數(shù)據(jù)信號和所述高位數(shù)據(jù)信號進(jìn)行與運算，產(chǎn)生第一控制信號；對所述低位數(shù)據(jù)信號和所述高位數(shù)據(jù)信號進(jìn)行或非運算，產(chǎn)生第二控制信號；其中，所述第一控制信號用于選擇性接通所述第一上拉單元，所述高位數(shù)據(jù)信號用于選擇性接通所述第二上拉單元，所述低位數(shù)據(jù)信號用于選擇性接通所述第三上拉單元，所述第二控制信號用于選擇性接通所述下拉單元，所述第二上拉單元和所述第三上拉單元的阻值不同。

11、在一些實施例中，所述第一上拉單元包括串聯(lián)于所述驅(qū)動源節(jié)點和所述輸出節(jié)點之間的第一開關(guān)管和第一電阻，所述第二上拉單元包括串聯(lián)于所述驅(qū)動源節(jié)點和所述輸出節(jié)點之間的第二開關(guān)管和第二電阻，所述第三上拉單元包括串聯(lián)于所述驅(qū)動源節(jié)點和所述輸出節(jié)點之間的第三開關(guān)管和第三電阻，所述下拉單元包括串聯(lián)的第四開關(guān)管和第四電阻；所述第一開關(guān)管的控制端接收所述第一控制信號，所述第二開關(guān)管的控制端接收所述低位數(shù)據(jù)信號，所述第三開關(guān)管的控制端接收所述高位數(shù)據(jù)信號，所述第四開關(guān)管的控制端接收所述第二控制信號。

12、在一些實施例中，所述第一電壓值:所述第二電壓值:所述第三電壓值＝a：b：c；其中，a、b、c均為正整數(shù)，且a、b、c依次減小；(r并+r下)：(r2+r下)：(r3+r下)＝(1/a):(1/b):(1/c)；其中，r并是指所述第一電阻、所述第二電阻、所述第三電阻并聯(lián)后形成的等效電阻，r下是指所述數(shù)據(jù)發(fā)送電路對應(yīng)的數(shù)據(jù)接收電路與所述第一傳輸通路耦接的下拉電阻的阻值，r2是指所述第二電阻的阻值，r3是指所述第三電阻的阻值。

13、在一些實施例中，所述第一參考電壓產(chǎn)生電路包括第一運算放大器、第五電阻和第六電阻；所述第一運算放大器的正輸入端接收所述基準(zhǔn)電壓信號，所述第一運算放大器的負(fù)輸入端與所述第一運算放大器的輸出端連接，所述第一運算放大器的輸出端作為所述第一參考電壓產(chǎn)生電路的第一輸出端以輸出所述預(yù)設(shè)電源信號；所述第一運算放大器的輸出端與所述第五電阻的第一端連接，所述第五電阻的第二端與所述第六電阻的第一端連接，所述第六電阻的第二端連接至接地端，所述第五電阻的第二端作為所述第一參考電壓產(chǎn)生電路的第二輸出端以輸出所述初始參考電壓信號。

14、在一些實施例中，所述第一傳輸通路和所述第二傳輸通路均包括硅通孔。

15、第二方面，本公開實施例提供了一種數(shù)據(jù)接收電路，應(yīng)用于第二芯片，所述數(shù)據(jù)接收電路包括：

16、第三傳輸通路，配置為接收發(fā)送至所述第二芯片的目標(biāo)數(shù)據(jù)信號；

17、數(shù)據(jù)比較電路，與所述第三傳輸通路耦接，配置為接收(2n-1)個參考電壓和所述目標(biāo)數(shù)據(jù)信號，對每一參考電壓和目標(biāo)數(shù)據(jù)信號的電壓值分別進(jìn)行比較，產(chǎn)生并輸出(2n-1)個比較信號；

18、邏輯處理電路，與所述數(shù)據(jù)比較電路耦接，配置為對(2n-1)個比較信號進(jìn)行邏輯處理，產(chǎn)生并輸出數(shù)據(jù)組合；其中，每個數(shù)據(jù)組合包括n位數(shù)據(jù)信號，n為大于1的整數(shù)。

19、在一些實施例中，所述數(shù)據(jù)接收電路還包括：第四傳輸通路，配置為接收發(fā)送至所述第二芯片的時鐘/電壓混合信號；時鐘接收器，與所述第四傳輸通路耦接，配置為接收時鐘參考電壓和所述時鐘/電壓混合信號參考電壓，并對所述時鐘/電壓混合信號和所述時鐘參考電壓進(jìn)行比較，產(chǎn)生并輸出參考時鐘信號；時鐘處理模塊，與所述時鐘接收器連接，配置為接收所述參考時鐘信號，并對所述參考時鐘信號進(jìn)行處理后，生成并輸出采樣時鐘信號；所述邏輯處理電路，還與所述時鐘處理模塊連接，配置為基于所述采樣時鐘信號分別對(2n-1)個比較信號進(jìn)行采樣，并基于采樣結(jié)果進(jìn)行邏輯運算，產(chǎn)生所述數(shù)據(jù)組合。

20、在一些實施例中，所述數(shù)據(jù)接收電路還包括：低通濾波器，配置為接收所述時鐘/電壓混合信號，對所述時鐘/電壓混合信號進(jìn)行濾波，產(chǎn)生初始參考電壓；第二參考電壓產(chǎn)生電路，配置為基于所述初始參考電壓，產(chǎn)生(2n-1)個參考電壓。

21、在一些實施例中，所述數(shù)據(jù)接收電路還包括下拉電阻；所述下拉電阻的第一端與所述第三傳輸通路連接，所述下拉電阻的第二端與接地端連接。

22、在一些實施例中，在n＝2的情況下，(2n-1)個參考電壓分別稱為第一參考電壓、第二參考電壓和第三參考電壓，(2n-1)個比較信號分別稱為第一比較信號、第二比較信號和第三比較信號；所述第一參考電壓的電壓值處于第一電壓值和第二電壓值之間，所述第二參考電壓的電壓值處于所述第二電壓值和第三電壓值之間，所述第三參考電壓的電壓值處于所述第三電壓值和接地電壓之間；所述第一電壓值、所述第二電壓值和所述第三電壓值依次減?。凰鲞壿嬏幚黼娐?，具體配置為若所述第一比較信號指示所述目標(biāo)數(shù)據(jù)信號的電壓值大于等于所述第一參考電壓的電壓值，則所述數(shù)據(jù)組合的2位數(shù)據(jù)信號為第一信號值組合；或者，若所述第一比較信號指示所述目標(biāo)數(shù)據(jù)信號的電壓值小于所述第一參考電壓的電壓值且所述第二比較信號指示所述目標(biāo)數(shù)據(jù)信號的電壓值大于等于所述第二參考電壓的電壓值，則所述數(shù)據(jù)組合的2位數(shù)據(jù)信號為第二信號值組合；或者，若所述第二比較信號指示所述目標(biāo)數(shù)據(jù)信號的電壓值小于所述第二參考電壓的電壓值且所述第三比較信號指示所述目標(biāo)數(shù)據(jù)信號的電壓值大于等于所述第三參考電壓的電壓值，則所述數(shù)據(jù)組合的2位數(shù)據(jù)信號為第三信號值組合；或者，若所述第三比較信號指示所述目標(biāo)數(shù)據(jù)信號的電壓值小于所述第三參考電壓的電壓值，則所述數(shù)據(jù)組合的2位數(shù)據(jù)信號為第四信號值組合。

23、在一些實施例中，所述第二參考電壓產(chǎn)生電路包括第二運算放大器、第七電阻、第八電阻、第九電阻和第十電阻；所述第二運算放大器的正輸入端接收所述初始參考電壓，所述第二運算放大器的輸出端與所述第七電阻的第一端連接，所述第二運算放大器的負(fù)輸入端與所述第八電阻的第二端連接；所述第七電阻的第二端與所述第八電阻的第一端連接，所述第八電阻的第二端與所述第九電阻的第一端連接，所述第九電阻的第二端與所述第十電阻的第一端連接，所述第十電阻的第二端與接地端連接；所述第七電阻的第二端輸出所述第一參考電壓，所述第八電阻的第二端輸出所述第二參考電壓，所述第九電阻的第二端輸出所述第三參考電壓。

24、在一些實施例中，所述第二參考電壓與所述初始參考電壓相同，所述時鐘參考電壓與所述第二參考電壓為同一電壓；所述第三傳輸通路和所述第四傳輸通路均包括硅通孔。

25、第三方面，本公開實施例提供了一種電子設(shè)備，電子設(shè)備包括第一芯片和第二芯片，所述第一芯片包括如第一方面所述的數(shù)據(jù)發(fā)送電路，所述第二芯片包括如第二方面所述的數(shù)據(jù)接收電路。

26、在一些實施例中，第一芯片為邏輯信號/存儲芯片，第二芯片為存儲芯片/邏輯芯片，所述第一芯片和所述第二芯片沿第一方向堆疊，所述第一方向垂直于所述芯片的頂表面；所述電子設(shè)備為堆疊存儲器。

27、在一些實施例中，所述第一芯片中的第一傳輸通路中的硅通孔和所述第二芯片中的第三傳輸通路中的硅通孔沿所述第一方向?qū)R且形成目標(biāo)數(shù)據(jù)信號的傳輸通路；所述第一芯片中的第二傳輸通路中的硅通孔和所述第二芯片中的第四傳輸通路中的硅通孔沿所述第一方向?qū)R且形成時鐘/電壓混合信號的傳輸通路。

28、本公開實施例提供了一種數(shù)據(jù)發(fā)送電路、數(shù)據(jù)接收電路及電子設(shè)備，通過多值傳輸技術(shù)，利用一位的目標(biāo)數(shù)據(jù)信號進(jìn)行n位數(shù)據(jù)信號的傳輸，且目標(biāo)數(shù)據(jù)信號的電壓取值至少具有2n個，從而減少傳輸通路的數(shù)量，提高傳輸效率。