示例實施例大體上涉及半導(dǎo)體集成電路，且更特定來說，涉及具有外圍上單元(cell?on?periphery，cop)結(jié)構(gòu)的存儲器核心電路及包括所述存儲器核心電路的存儲器設(shè)備。
背景技術(shù)：
1、由于期望高性能電子產(chǎn)品小型化和多功能，因此可以實現(xiàn)高度集成以提供高容量集成電路設(shè)備。隨著諸如動態(tài)隨機訪問存儲器(dram)設(shè)備的存儲器設(shè)備的特征尺寸減小，可以使用用于驅(qū)動存儲器設(shè)備的電路的有效布置。
2、在現(xiàn)有技術(shù)中，dram設(shè)備具有開放位線結(jié)構(gòu)，其中形成互補對的兩條位線存在于不同的單元塊上，并且兩條位線分布在位線感測放大器的兩側(cè)。根據(jù)傳統(tǒng)dram設(shè)備的單元晶體管的特征實施方式的限制和實施方式難度的增加，目前正在進行研究以實現(xiàn)具有垂直溝道晶體管(vct)的單元晶體管，以減小dram設(shè)備的尺寸。即使采用垂直結(jié)構(gòu)來減小存儲器設(shè)備的尺寸，存儲器設(shè)備的尺寸減小也可能由于用于驅(qū)動存儲單元(memory?cell)陣列的電路而受到限制。
技術(shù)實現(xiàn)思路
1、一些示例實施例可提供一種存儲器核心電路及一種包括所述存儲器核心電路的存儲器設(shè)備，其能夠有效地設(shè)置被配置為驅(qū)動存儲單元陣列的核心控制電路。
2、根據(jù)本發(fā)明的方面，一種存儲器核心電路包括：存儲單元陣列，其包括多個子單元陣列，所述多個子單元陣列布置于包括多個陣列行及多個陣列列的第一矩陣中；及核心控制電路，其包括多個子外圍電路，所述多個子外圍電路以包括所述多個陣列行及所述多個陣列列的第二矩陣布置，其中每一子外圍電路位于所述多個子單元陣列中的對應(yīng)子單元陣列下方，其中每一子單元陣列包括分別連接到多個字線及多個位線的多個存儲單元，其中所述多個字線沿行方向延伸且沿列方向布置，其中所述多個位線在所述列方向上延伸并且在所述行方向上布置，其中每個子外圍電路被分成第一列邊緣區(qū)域、第二列邊緣區(qū)域和中心區(qū)域，所述第一列邊緣區(qū)域和所述第二列邊緣區(qū)域?qū)?yīng)于每個子外圍電路在所述列方向上的兩個端部，并且所述中心區(qū)域在所述第一列邊緣區(qū)域和所述第二列邊緣區(qū)域之間，其中包括分別感測所述多個位線的電壓的多個位線感測放大器的感測放大器區(qū)域在所述第一列邊緣區(qū)域及所述第二列邊緣區(qū)域中的至少一個中，其中包括分別驅(qū)動所述多個字線的多個子字線驅(qū)動器的字線驅(qū)動器區(qū)域在所述中心區(qū)域中，且其中被配置為控制所述存儲器核心電路的設(shè)備外圍電路的至少一部分在除所述感測放大器區(qū)域及所述字線驅(qū)動器區(qū)域以外的剩余區(qū)域中。
3、根據(jù)本發(fā)明的方面，一種存儲器核心電路包括：存儲單元陣列，其包括多個子單元陣列，所述多個子單元陣列布置于包括多個陣列行及多個陣列列的第一矩陣中；及核心控制電路，其包括多個子外圍電路，所述多個子外圍電路布置于包括所述多個陣列行及所述多個陣列列的第二矩陣中，其中每一子外圍電路位于所述多個子單元陣列中的對應(yīng)子單元陣列下方，其中每一子單元陣列包括：多個動態(tài)隨機訪問存儲器(dram)單元，其分別連接到多個字線及多個位線，其中所述多個字線沿行方向延伸且沿列方向布置，其中，所述多個位線在所述列方向上延伸并且在所述行方向上布置，其中，所述多個子外圍電路中的每個子外圍電路被分成第一列邊緣區(qū)域、第二列邊緣區(qū)域和中心區(qū)域，所述第一列邊緣區(qū)域和所述第二列邊緣區(qū)域?qū)?yīng)于每個子外圍電路在所述列方向上的兩個端部，并且所述中心區(qū)域在所述第一列邊緣區(qū)域和所述第二列邊緣區(qū)域之間，其中包括分別感測所述多個位線的電壓的多個位線感測放大器的感測放大器區(qū)域位于所述第一列邊緣區(qū)域及所述第二列邊緣區(qū)域中的至少一個中，其中包括分別驅(qū)動所述多個字線的多個子字線驅(qū)動器的字線驅(qū)動器區(qū)域位于所述中心區(qū)域中，且其中被配置為產(chǎn)生多個列選擇信號的列解碼器位于除所述感測放大器區(qū)域及所述字線驅(qū)動器區(qū)域以外的剩余區(qū)域中。
4、根據(jù)本發(fā)明的一方面，一種存儲器設(shè)備包括：存儲器核心電路；及設(shè)備外圍電路，其被配置為控制所述存儲器核心電路，所述存儲器核心電路包括存儲單元陣列，所述存儲單元陣列包括布置于第一矩陣中的多個子單元陣列，所述第一矩陣包括多個陣列行及多個陣列列；以及核心控制電路，其包括多個子外圍電路，所述多個子外圍電路布置在包括所述多個陣列行和所述多個陣列列的第二矩陣中，其中每個子外圍電路設(shè)置在所述多個子單元陣列中的對應(yīng)子單元陣列下方，其中每個子單元陣列包括分別連接到多個字線和多個位線的多個存儲單元，其中所述多個字線在行方向上延伸并且在列方向上布置，其中，所述多個位線在所述列方向上延伸并且在所述行方向上布置，其中，所述多個子外圍電路中的每個子外圍電路被分成第一列邊緣區(qū)域、第二列邊緣區(qū)域和中心區(qū)域，所述第一列邊緣區(qū)域和所述第二列邊緣區(qū)域?qū)?yīng)于每個子外圍電路在所述列方向上的兩個端部，并且所述中心區(qū)域在所述第一列邊緣區(qū)域和所述第二列邊緣區(qū)域之間，其中包括分別感測所述多個位線的電壓的多個位線感測放大器的感測放大器區(qū)域在所述第一列邊緣區(qū)域及所述第二列邊緣區(qū)域中的至少一個中，其中包括分別驅(qū)動所述多個字線的多個子字線驅(qū)動器的字線驅(qū)動器區(qū)域在所述中心區(qū)域中，且其中被配置為控制所述存儲器核心電路的設(shè)備外圍電路的至少一部分在除所述感測放大器區(qū)域及所述字線驅(qū)動器區(qū)域以外的剩余區(qū)域中。
1.一種存儲器核心電路，包括：
2.根據(jù)權(quán)利要求1所述的存儲器核心電路，還包括：
3.根據(jù)權(quán)利要求2所述的存儲器核心電路，其中，所述列解碼器包括對應(yīng)于所述多個陣列列的多個解碼器塊，并且
4.根據(jù)權(quán)利要求2所述的存儲器核心電路，其中，相對于所述多個子外圍電路中的每個子外圍電路，所述中心區(qū)域在所述行方向上被劃分為第一子中心區(qū)域和第二子中心區(qū)域，所述第一子中心區(qū)域和所述第二子中心區(qū)域中的一個對應(yīng)于所述字線驅(qū)動器區(qū)域，并且
5.根據(jù)權(quán)利要求4所述的存儲器核心電路，其中，相對于在所述列方向上彼此相鄰的第一子外圍電路和第二子外圍電路，所述第一子外圍電路的所述第一子中心區(qū)域和所述第二子外圍電路的所述第一子中心區(qū)域?qū)?yīng)于所述列解碼器區(qū)域。
6.根據(jù)權(quán)利要求5所述的存儲器核心電路，其中，所述多個列選擇線包括第一多個列選擇線和第二多個列選擇線，并且
7.根據(jù)權(quán)利要求4所述的存儲器核心電路，其中，相對于在所述列方向上彼此相鄰的第一子外圍電路及第二子外圍電路，所述第一子外圍電路的所述第一子中心區(qū)域?qū)?yīng)于所述列解碼器區(qū)域且所述第二子外圍電路的所述第二子中心區(qū)域?qū)?yīng)于所述列解碼器區(qū)域。
8.根據(jù)權(quán)利要求7所述的存儲器核心電路，其中，所述第一子外圍電路中的所述列解碼器區(qū)域和所述子外圍電路中的所述列解碼器區(qū)域在沒有沿所述行方向延伸的行傳導(dǎo)路徑的情況下連接到所述多個列選擇線。
9.根據(jù)權(quán)利要求1所述的存儲器核心電路，其中，所述多個子外圍電路包括第一子外圍電路、第二子外圍電路、第三子外圍電路和第四子外圍電路，
10.根據(jù)權(quán)利要求9所述的存儲器核心電路，其中，相對于所述多個子外圍電路中的每一子外圍電路，所述中心區(qū)域在所述行方向上被劃分成第一子中心區(qū)域及第二子中心區(qū)域，
11.根據(jù)權(quán)利要求1所述的存儲器核心電路，其中，所述多個子外圍電路中的每一子外圍電路包括第一多個位線感測放大器，
12.根據(jù)權(quán)利要求1所述的存儲器核心電路，其中，在一個陣列列中沿所述列方向布置的子外圍電路中的每一奇數(shù)編號的子外圍電路不包括位線感測放大器，且在所述一個陣列列中沿所述列方向布置的所述子外圍電路中的每一偶數(shù)編號的子外圍電路包括連接到4n個位線的4n個位線感測放大器，所述4n個位線中的每一位線對應(yīng)于所述一個陣列列的每一相應(yīng)偶數(shù)編號的子外圍電路，其中n是自然數(shù)，使得所述4n個位線感測放大器中的第一2n個位線感測放大器在每個偶數(shù)編號的子外圍電路的所述第一列邊緣區(qū)域中，并且所述4n個位線感測放大器中的第二2n個位線感測放大器在每個偶數(shù)編號的子外圍電路的所述第二列邊緣區(qū)域中，并且
13.根據(jù)權(quán)利要求1所述的存儲器核心電路，其中，所述多個子外圍電路中的每一子外圍電路包括第一多個位線感測放大器，
14.根據(jù)權(quán)利要求1所述的存儲器核心電路，其中，相對于在所述行方向上彼此相鄰的第一子外圍電路和第二子外圍電路，所述第一子外圍電路不包括所述字線驅(qū)動器區(qū)域且所述第二子外圍電路包括對應(yīng)于所述中心區(qū)域的所述字線驅(qū)動器區(qū)域。
15.根據(jù)權(quán)利要求1所述的存儲器核心電路，其中，相對于在所述列方向上彼此相鄰的第一子外圍電路和第二子外圍電路，所述第一子外圍電路不包括所述感測放大器區(qū)域，且所述第二子外圍電路包括對應(yīng)于所述第一列邊緣區(qū)域的第一感測放大器區(qū)域和對應(yīng)于所述第二列邊緣區(qū)域的第二感測放大器區(qū)域。
16.根據(jù)權(quán)利要求1所述的存儲器核心電路，其中，所述多個子外圍電路中的每一子外圍電路的所述字線驅(qū)動器區(qū)域包括：
17.根據(jù)權(quán)利要求16所述的存儲器核心電路，還包括：
18.根據(jù)權(quán)利要求1所述的存儲器核心電路，其中，每個存儲單元包括：
19.一種存儲器核心電路，包括：
20.一種存儲器設(shè)備，包括：
21.根據(jù)權(quán)利要求20所述的存儲器設(shè)備，其中，所述多個子外圍電路中的第一子外圍電路的第一剩余區(qū)域在x和y方向上延伸，其中所述第一子外圍電路相對于z方向在第一子單元陣列下方。
22.根據(jù)權(quán)利要求21所述的存儲器設(shè)備，其中，所述第一子外圍電路的所述第一列邊緣區(qū)域占據(jù)在所述x方向和所述y方向上延伸的第一矩形區(qū)域，所述第一子外圍電路的所述第二列邊緣區(qū)域占據(jù)在所述x方向和所述y方向上延伸的第二矩形區(qū)域，所述第一子外圍電路的第一中心區(qū)域占據(jù)在所述x方向和所述y方向上延伸的第三矩形區(qū)域，第一矩形區(qū)域和第二矩形區(qū)域相對于穿過第一中心區(qū)域的線對稱地放置，所述線在x方向上延伸，并且所述第一中心區(qū)域在所述第一矩形區(qū)域和所述第二矩形區(qū)域之間。
23.根據(jù)權(quán)利要求22所述的存儲器設(shè)備，其中，所述第一剩余區(qū)域占據(jù)在所述x方向和所述y方向上延伸的第四矩形區(qū)域，所述第四矩形區(qū)域在所述第一中心區(qū)域內(nèi)，所述第一子外圍電路的第一字線驅(qū)動器區(qū)域占據(jù)在所述x方向和所述y方向上延伸的第五矩形區(qū)域，且所述第四矩形區(qū)域和所述第五矩形區(qū)域在所述第一中心區(qū)域內(nèi)并排設(shè)置。