本發(fā)明涉及一種開(kāi)關(guān)控制器，更具體地說(shuō)涉及這樣一種開(kāi)關(guān)控制器，它根據(jù)指令不斷變化地將美國(guó)專(zhuān)利申請(qǐng)No.“提供動(dòng)態(tài)分配開(kāi)關(guān)通路的方法和裝置”中所描述的那種類(lèi)型的開(kāi)關(guān)中的開(kāi)關(guān)通路分配給各個(gè)源和目標(biāo)（上述專(zhuān)利申請(qǐng)與本技術(shù)在同日提交并轉(zhuǎn)讓給本技術(shù)人）。
在現(xiàn)代通信和數(shù)據(jù)系統(tǒng)中，需要快速而有效地在系統(tǒng)中的各點(diǎn)間傳遞信息。這些系統(tǒng)可用來(lái)在許多點(diǎn)間傳送聲音，數(shù)據(jù)或其它任何形式的信息，這些點(diǎn)在某些技術(shù)領(lǐng)域中通常被稱(chēng)作端口。大多數(shù)這樣的系統(tǒng)需要用開(kāi)關(guān)有選擇地連接系統(tǒng)的各端口?，F(xiàn)代的系統(tǒng)必須有這樣一種能力，即根據(jù)系統(tǒng)的要求和指令不斷變化地建立和斷開(kāi)各端口間的通路。
在使用脈碼調(diào)制（PCM）和時(shí)分多路傳輸（TDM）技術(shù)的系統(tǒng)中，端口間的通斷可以包含有從端口到端口特定通斷和一個(gè)或多個(gè)端口的定時(shí)通道間的定時(shí)通斷。例如，在一個(gè)具有8個(gè)端口的系統(tǒng)中（每個(gè)端口有32個(gè)通道），有256個(gè)源和目標(biāo)需要開(kāi)關(guān)通路的動(dòng)態(tài)分配。
至此，一條開(kāi)關(guān)通路可把一個(gè)專(zhuān)用于傳輸指令的一特定源提供給各個(gè)源。一旦將一條通路已分配給一個(gè)源，此通路對(duì)其它源的分配就被鎖定。這樣，只有保留源可用于接收指令來(lái)為其它源建立通路。當(dāng)需要給兩個(gè)源建立通路時(shí)，所需的指令將會(huì)延遲，這是因?yàn)閱蝹€(gè)的保留源只能傳遞一定量的信息，第二個(gè)指令必須排隊(duì)等待后續(xù)的傳輸。
因此，在先有技術(shù)中需要這樣一種開(kāi)關(guān)控制器，它能處理從任何源所收到的為任何兩個(gè)源之間建立通路的指令，甚至能處理在指令源和另外一個(gè)源間建立通路來(lái)傳遞指令源所收到的后續(xù)信息。
在題為“建立通信通路的裝置”的美國(guó)專(zhuān)利申請(qǐng)（第號(hào)）中，以及題為“通信系統(tǒng)”的美國(guó)專(zhuān)利申請(qǐng)（第號(hào)）中（這兩份申請(qǐng)與本技術(shù)同日提交），描述了對(duì)這種動(dòng)態(tài)開(kāi)關(guān)和開(kāi)關(guān)控制器的特殊需要。在題為“提供動(dòng)態(tài)分配開(kāi)關(guān)通路的方法和裝置”的美國(guó)專(zhuān)利申請(qǐng)（第號(hào)）中（此申請(qǐng)與本技術(shù)同日提交）描述了一種動(dòng)態(tài)開(kāi)關(guān)。上面提到的三份美國(guó)專(zhuān)利申請(qǐng)結(jié)合在這里作為參考。
通過(guò)獨(dú)創(chuàng)地使用CAM/RAM/CAM存儲(chǔ)器陳列可獲得上面提到的動(dòng)態(tài)開(kāi)關(guān)來(lái)完成不斷地在多個(gè)源和目標(biāo)之間提供空間和時(shí)間的通斷。此存貯器陳列包括一源CAM區(qū)，一目標(biāo)相關(guān)存貯器（CAM）區(qū)以及一數(shù)據(jù)RAM區(qū)，其中每一行構(gòu)成一個(gè)字符。為了建立一條通路，將一源地址貯存在一個(gè)字符的源CAM區(qū)，一目標(biāo)地址貯存在同一字符的目標(biāo)CAM區(qū)。
當(dāng)要選通數(shù)據(jù)時(shí)，將數(shù)據(jù)源的地址提供給TDM源地址總線上的源CAM，來(lái)對(duì)存貯在具有同樣源地址的陳列中的一個(gè)字符尋址。如果找到類(lèi)似源地址，就將數(shù)據(jù)寫(xiě)入從數(shù)據(jù)主線尋址到的字符的RAM區(qū)。數(shù)據(jù)目標(biāo)地址通過(guò)目標(biāo)地址總線時(shí)分多路轉(zhuǎn)換到目標(biāo)相關(guān)存貯器（CAM）中。如果在目標(biāo)地址上的數(shù)據(jù)目標(biāo)的地址與一存貯的目標(biāo)地址一致，就觸發(fā)與此地址有關(guān)的數(shù)據(jù)RAM，而且將數(shù)據(jù)讀取到數(shù)據(jù)總線上以便交付給數(shù)據(jù)目標(biāo)。另外還提供有給存貯器陳列中的字符賦值和非賦值地址的裝置，以便不斷地建立開(kāi)關(guān)通路。
本發(fā)明為前述動(dòng)態(tài)開(kāi)關(guān)提供了一種開(kāi)關(guān)控制器，此開(kāi)關(guān)控制器根據(jù)從使用系統(tǒng)中收到的指令，給動(dòng)態(tài)開(kāi)關(guān)提供控制信號(hào)，使開(kāi)關(guān)建立和斷開(kāi)此系統(tǒng)中任何源以及目標(biāo)間的通路，并給一個(gè)源提供返回通路。
本發(fā)明的獨(dú)創(chuàng)之處在于，從任何一源收到的指令可以用于分配或不分配給一開(kāi)關(guān)通路。這些指令被解釋?zhuān)⑶铱刂菩盘?hào)被提供給動(dòng)態(tài)開(kāi)關(guān)以建立上述指令所要求的通路。這樣，就無(wú)需指定特定的源并且留作指令源。更具體地說(shuō)，源和目標(biāo)可以是一端口的定時(shí)通道，就象在TDM的應(yīng)用中一樣。這大大增加了可容納的源和目標(biāo)的數(shù)量。
控制器包括一個(gè)具有多行的存貯器陳列，例如五行，每行包括用于存貯指令碼、數(shù)據(jù)和地址的CAM和RAM區(qū)。每一行組成一個(gè)獨(dú)立的指令寄存器。
按照某源接收的特殊編碼請(qǐng)求，可將一指令寄存器分配給一源（端口和通道）。由于是動(dòng)態(tài)分配，任何能提供特殊編碼的源都可成為建立通路的指令源。因此，只要分配給一指令寄存器的特殊源出現(xiàn)在數(shù)據(jù)總線上時(shí)，此源的數(shù)據(jù)就被寄存在已分配給它的指令寄存器中。將存入指令寄存器中的數(shù)據(jù)解碼，給開(kāi)關(guān)控制器和動(dòng)態(tài)開(kāi)關(guān)提供控制信號(hào)這一過(guò)程連續(xù)進(jìn)行，直到建立或斷開(kāi)通路所需指令或者執(zhí)行完成所期望的功能所需的指令為止。這時(shí)另一個(gè)編碼指令從指令源傳來(lái)，它使得指令寄存器不被分配。而后，另一需要指令寄存器的源可使用這一指令寄存器。同時(shí)，在動(dòng)態(tài)開(kāi)關(guān)中已經(jīng)建立了通路，可以傳輸數(shù)據(jù)，直到通路要斷開(kāi)為止。在斷開(kāi)時(shí)，將建立一個(gè)新的命令源，一組新的指令被傳輸?shù)揭恢噶罴拇嫫?，提供斷開(kāi)以前建立的通路的控制信號(hào)。
因此，任何能傳送特殊編碼請(qǐng)求的源都可成為提供指令以為另一個(gè)源或自身建立通路的指令源。只要一個(gè)源用作指令源，指令就可以此源傳遞到開(kāi)關(guān)控制器，此控制器將影響這些指令建立可以包括它自身源的通路。
在希望監(jiān)視指令執(zhí)行情況的場(chǎng)合，可以建立返回通路來(lái)把已執(zhí)行的指令送到一監(jiān)視終端。
本發(fā)明的一個(gè)目的是提供一用于動(dòng)態(tài)開(kāi)關(guān)的控制器，其中可以接收來(lái)自任何一個(gè)源的控制指令，用于在另一個(gè)源和一個(gè)目標(biāo)或它自身和一個(gè)目標(biāo)之間建立信息通路。
本發(fā)明的另一個(gè)目的是提供一開(kāi)關(guān)控制器，它具有將已執(zhí)行的指令送到一監(jiān)視終端的能力。
本發(fā)明另一目的是提供一個(gè)具有許多指令寄存器的開(kāi)關(guān)控制器，指令寄存器發(fā)送后處理一些指令以建立開(kāi)關(guān)通路時(shí)以及開(kāi)關(guān)通路保持通態(tài)時(shí)及時(shí)地分配指令源。
本發(fā)明的另一個(gè)目的是提供一種開(kāi)關(guān)控制器，它可以同時(shí)接受和處理多個(gè)來(lái)自任何一個(gè)系統(tǒng)源的指令，此系統(tǒng)源傳輸一個(gè)獨(dú)特的編碼請(qǐng)求指令，成為一個(gè)指令源。
參照權(quán)利要求和附圖閱讀下面的詳細(xì)描述，本領(lǐng)域的技術(shù)人員將會(huì)清楚地了解發(fā)明的其它目的和優(yōu)點(diǎn)。
圖1給出了預(yù)定范圍所示的本發(fā)明的開(kāi)關(guān)控制器的功能框圖。
圖2是一個(gè)RAM單元的草圖，此單元可用于存貯1位RAM數(shù)據(jù)，與RAM單元連在一起的是一鎖存器，它可用于貯存前面已存到RAM單元的數(shù)據(jù)。
圖3是一個(gè)CAM單元圖，它可用可存貯和比較1位CAM數(shù)據(jù)。
圖4是一讀/寫(xiě)邏輯電路圖，它可與如圖2所示的RAM單元一起使用。
圖5是一讀/寫(xiě)邏輯電路的略圖，它可與圖3所示的CAM單元一起使用。
圖6表示一數(shù)據(jù)字符結(jié)構(gòu)的一般形式，它可用于本發(fā)明。
圖7是本發(fā)明優(yōu)先實(shí)施方案的詳圖。
圖8是本發(fā)明所使用的可編程序的邏輯陣列（PLA）解碼邏輯和指令定時(shí)電路圖。
圖9到圖11是用于本發(fā)明的各種形式的運(yùn)行的定時(shí)信號(hào)圖。
圖1是根據(jù)本發(fā)明構(gòu)成的在予定范圍給出的開(kāi)關(guān)控制器的功能框圖，可開(kāi)關(guān)控制器可與開(kāi)關(guān)10一起使用，在題為“提供動(dòng)態(tài)分配開(kāi)關(guān)通路的方法和裝置”美國(guó)專(zhuān)利申請(qǐng)?zhí)枴敝泄_(kāi)了上述開(kāi)關(guān)，在此作為參考與以綜合。開(kāi)關(guān)10由一個(gè)包括一個(gè)源CAM12，一數(shù)據(jù)RAM14，和一目標(biāo)CAM16的CAM/RAM/CAM存貯器陣列組成。源CAM12與源地址總線18相連，用來(lái)接收和傳輸源地址。目標(biāo)CAM16與目標(biāo)地址總線20相連，用來(lái)接收和傳輸目標(biāo)地址。數(shù)據(jù)RAM14與TDM數(shù)據(jù)總線22相連。
一源地址電路19接收來(lái)自計(jì)數(shù)器101的時(shí)隙信號(hào)并在選定的時(shí)隙期間提供源地址總線18。一目標(biāo)地址電路21接收來(lái)自計(jì)數(shù)器101的時(shí)隙信號(hào)并在選定的時(shí)隙期間提供目標(biāo)地址給目標(biāo)地址總線20。地址總線上的地址的時(shí)序與一個(gè)TDM數(shù)據(jù)總線以及與它相連的源和目標(biāo)相一致，如圖9所示。源地址電路和目標(biāo)地址電路包括用于產(chǎn)生地址的計(jì)數(shù)器。
開(kāi)關(guān)10的CAM/RAM/CAM存貯器陣列可以有任意數(shù)量的字線，例如在優(yōu)先實(shí)施方案中用72個(gè)字符。如前面提到的專(zhuān)利申請(qǐng)中所描述的，源CAM12有一個(gè)輸出SBuSY，當(dāng)把出現(xiàn)在源地址總線18上的一個(gè)地址與存貯地址比較，并發(fā)現(xiàn)此地址沒(méi)有存貯在源CAM12中，上述輸出提供一個(gè)例如邏輯電平為0的指示。同樣，當(dāng)把出現(xiàn)在目標(biāo)地址總線20上的一個(gè)地址與存貯地址比較，發(fā)現(xiàn)此地址沒(méi)有存在目標(biāo)CAM16中，則目標(biāo)CAM提供一邏輯電平為O的輸出DBuSY。因此，如果一指令要求數(shù)據(jù)RAM寫(xiě)入或讀出一個(gè)特殊源地址或目標(biāo)地址，而且未在源CAM或目標(biāo)CAM中發(fā)現(xiàn)此地址，則不是SBuSY輸出就是DBuSY輸出將會(huì)處于0邏輯電平。一拒絕邏輯電路24將根據(jù)SBuSY或DBuSY的0邏輯電平信號(hào)在線100上提供邏輯電平為1的輸出，它表示一個(gè)指令被拒絕了。
開(kāi)關(guān)控制器的心臟部分由若干個(gè)指令寄存器26的存貯器陣列組成。每一指令寄存器為行的形式并包括多個(gè)CAM和RAM區(qū)。將要描述的實(shí)施方案中，將有5個(gè)指令寄存器26，然而，圖中只給出了一個(gè)指令寄存器的電路結(jié)構(gòu)。每一指令寄存器都有一數(shù)據(jù)RAM區(qū)28，每個(gè)區(qū)包括16個(gè)RAM單元，用來(lái)存貯16位數(shù)據(jù)。數(shù)據(jù)RAM區(qū)28與一鎖存部分30相聯(lián)。每一數(shù)據(jù)RAM單元與一個(gè)鎖存器相連。讀/寫(xiě)邏輯32與指令各存貯器的所有數(shù)據(jù)RAM區(qū)相聯(lián)。數(shù)據(jù)可通過(guò)讀/寫(xiě)邏輯32從TDM數(shù)據(jù)總線22上寫(xiě)入或讀出。
每一指令寄存器都有一源RAM34，它包括8個(gè)RAM單元，用來(lái)存貯源地址。指令寄存器的源RAM區(qū)34與讀/寫(xiě)邏輯36和38相聯(lián)。讀/寫(xiě)邏輯36與源地址總線18相連，用來(lái)從和向地址總線18讀寫(xiě)地址。讀/寫(xiě)邏輯38與TDM總線22相連，用來(lái)從和向數(shù)據(jù)總線上讀寫(xiě)數(shù)據(jù)。
每一指令寄存器有一分配CAM區(qū)40，它包括8個(gè)CAM單元。此分配CAM區(qū)40與讀/寫(xiě)邏輯42和44相連。讀/寫(xiě)邏輯42與源地址總線18相連，用來(lái)從和向此主線讀寫(xiě)地址。讀/寫(xiě)邏輯42也與一條八位總線46相連，當(dāng)指令拒絕信號(hào)提供給讀/寫(xiě)邏輯42時(shí)，用來(lái)將提供給賦值CAM40的地址寫(xiě)入總線46。因此，指令拒絕信號(hào)作為閱讀信號(hào)被提供給讀/寫(xiě)邏輯42。讀/寫(xiě)邏輯44與TDM數(shù)據(jù)總線22相連。
每一指令寄存器有一個(gè)賦值位48，它是一單個(gè)的CAM單元。讀寫(xiě)電路50和52與賦值位相聯(lián)。
目標(biāo)RAM區(qū)54包括八個(gè)RAM單元，每個(gè)指令寄存器都有一個(gè)這樣的RAM區(qū)。此目標(biāo)RAM區(qū)與讀/寫(xiě)邏輯56和58相聯(lián)。讀/寫(xiě)邏輯56與目標(biāo)地址總線20相連，而讀/寫(xiě)邏輯58與TDM數(shù)據(jù)總線52相連。
每個(gè)指令寄存器都有一個(gè)應(yīng)答CAM區(qū)60，它有八個(gè)CAM單元。應(yīng)答CAM區(qū)與讀/寫(xiě)邏輯62和64相連。讀/寫(xiě)邏輯62與目標(biāo)地址總線20相連，而讀/寫(xiě)邏輯64與TDM數(shù)據(jù)總線22相連。
最后，每個(gè)指令寄存器包括一控制CAM區(qū)，它包括一執(zhí)行位68，一分類(lèi)位70和一應(yīng)答分類(lèi)位72，每一位與一比較/寫(xiě)入電路74、76、78和寫(xiě)入電路73、75和77相連。
TDM數(shù)據(jù)總線與多個(gè)輸入/輸出端口80相連，通過(guò)這些端口可以接收和傳輸信息。端口主要包括一些源和目標(biāo)，這些源和目標(biāo)可以包括若干PCM串行線或并行數(shù)據(jù)總線。每一端口可以在多個(gè)定時(shí)通道接收PCM信息，例如32個(gè)通道，這些通道在通常所說(shuō)的結(jié)構(gòu)上是一樣的。因此，一個(gè)端口的每個(gè)通道可以是一個(gè)源或一個(gè)目標(biāo)。本發(fā)明的開(kāi)關(guān)控制器和圖1所示的開(kāi)關(guān)10只適用于題為“建立通信通路的設(shè)備”的美國(guó)專(zhuān)利申請(qǐng)（第號(hào)）和題為“通信系統(tǒng)”的美國(guó)專(zhuān)利申請(qǐng)（第號(hào)）中所敘述的系統(tǒng)，上述兩申請(qǐng)與本技術(shù)同日提交。
輸入/輸出端口80，更具體地說(shuō)從源和目標(biāo)來(lái)的這些端口的通道，在預(yù)定的時(shí)隙（TS）期間（在每個(gè)通道時(shí)間中有16個(gè)時(shí)隙），以剛才提到的兩份專(zhuān)利申請(qǐng)中所描述的公知的方式與TDM數(shù)據(jù)總線22相連。TDM數(shù)據(jù)總線是一條具有16線的并行總線，每根線用于數(shù)據(jù)中的一位。
數(shù)據(jù)總線22與門(mén)82相連，此門(mén)檢測(cè)用來(lái)請(qǐng)求指令寄存器的特殊代碼字。門(mén)82響應(yīng)代碼字提供一個(gè)稱(chēng)為信息包（SOP）起動(dòng)的信號(hào)給與門(mén)84和86。
賦值優(yōu)先邏輯電路88監(jiān)視五個(gè)指令寄存器26的賦值，以確定哪些賦值給指令源。如果所有的五個(gè)指令寄存器都賦值給指令源，一指令寄存器滿信號(hào)將被提供給門(mén)84。因此，當(dāng)門(mén)84接收一時(shí)鐘信號(hào)，一個(gè)SOP信號(hào)和一指令寄存器滿信號(hào)時(shí)，它向線90提供SOP無(wú)效信號(hào)，表明SOP信號(hào)已被拒絕了。線90也連接到與分配CAM區(qū)40有關(guān)的讀/寫(xiě)邏輯42的閱讀輸入上，以便請(qǐng)求成為指令源的源地址在八位總線46上被讀出。
賦值優(yōu)先邏輯88對(duì)五個(gè)指令寄存器26中的每一個(gè)都有一個(gè)輸出和一個(gè)輸入。賦值優(yōu)先邏輯提供一個(gè)信號(hào)給最高優(yōu)先賦值指令寄存器26的門(mén)86，以便響應(yīng)此信號(hào)的門(mén)86，SOP信號(hào)和CLK信號(hào)將把一邏輯電平1加到經(jīng)過(guò)所有最優(yōu)先權(quán)未分配指令寄存器26的CAM和RAM單元的字線上，進(jìn)而使上述單元寫(xiě)入或讀出。賦值位48貯存指令寄存器的狀態(tài)，并通過(guò)緩沖器92供給賦值優(yōu)先邏輯88一輸出，以使邏輯保持現(xiàn)有狀態(tài)。
指令寄存器的操作以及它對(duì)指令信號(hào)的響應(yīng)將在下面討論。然而，指令寄存器26的許多操作控制由控制CAM66提供，在其內(nèi)分類(lèi)，執(zhí)行和應(yīng)答分類(lèi)位決定執(zhí)行什么控制功能。控制功能本身具有指定優(yōu)先，這樣，如果在兩個(gè)或更多的指令寄存器上要完成分類(lèi)功能，此分類(lèi)功能將首先在最優(yōu)先指令寄存器上完成。同樣，也存在功能優(yōu)先，例如，執(zhí)行功能將優(yōu)先于應(yīng)答分類(lèi)功能，而應(yīng)答分類(lèi)功能又優(yōu)先于分類(lèi)功能。因此，控制優(yōu)先權(quán)邏輯電路94對(duì)每一個(gè)指令寄存器都通過(guò)緩沖器96接收來(lái)自三個(gè)控制CAM位中的每一個(gè)的輸入?？刂苾?yōu)先權(quán)邏輯94提供五個(gè)輸出，每一輸出經(jīng)一與門(mén)98提供給一個(gè)指令寄存器。與門(mén)98把一個(gè)輸出加到通到指令寄存器26的所有CAM和RAM的一條字線上，進(jìn)而，使該指令寄存器中的各CAM和RAM可以被讀出和寫(xiě)入?？刂苾?yōu)先權(quán)邏輯94執(zhí)行雙重優(yōu)先。首先，根據(jù)控制功能建立優(yōu)先，然后基于指令寄存器的優(yōu)先建立優(yōu)先。控制優(yōu)先邏輯94具有另一個(gè)輸出，它給一指令定時(shí)電路97提供控制功能信號(hào)。
拒絕邏輯24提供的指令拒絕信號(hào)作為如前所述的讀/寫(xiě)邏輯42的讀信號(hào)功能一樣的功能出現(xiàn)在線100上，以便被拒絕指令的指令源地址可以讀到八位總線46上。線100也與輸入到讀/寫(xiě)邏輯32和拒絕碼電路102的寫(xiě)輸入相連。拒絕碼電路102的一個(gè)輸出與TDM數(shù)據(jù)總線22相連，并且當(dāng)在線100上接到指令拒絕信號(hào)時(shí)，提供一預(yù)定的拒絕碼信號(hào)給數(shù)據(jù)總線。同時(shí)，輸入到讀/寫(xiě)邏輯的寫(xiě)信號(hào)使數(shù)據(jù)RAM28記下此特殊的拒絕碼，以便指令寄存器將保留下指令被拒絕的記錄。
分類(lèi)PLA104與TDM數(shù)據(jù)總線22相連，用來(lái)對(duì)從指令源接收的操作碼（OP碼）進(jìn)行解碼，并且提供已解碼指令信號(hào)。分類(lèi)PLA104接收控制優(yōu)先邏輯的輸出信號(hào)和時(shí)隙13的信號(hào)。指令信號(hào)加到指令定時(shí)電路97，此電路也接收控制優(yōu)先邏輯的輸出信號(hào)。
計(jì)算器101接收來(lái)自所使用的系統(tǒng)的時(shí)鐘信號(hào)CLK，并提供時(shí)隙信號(hào)TS給定時(shí)控制邏輯電路99和指令定時(shí)電路97。
定時(shí)控制邏輯99提供下例定時(shí)信號(hào)來(lái)控制開(kāi)關(guān)控制器：ZCOMP，CCOMP，CPRG，TDSG，F(xiàn)DSG，CTIME，DRD，DWR，CIRWR，CFWR，ASWR，ASCOMP和ASRD。指令定時(shí)電路97提供下列定時(shí)信號(hào)給開(kāi)關(guān)10來(lái)執(zhí)行指令：SWR，SRD，SDWR，SDRD，DWR，DRD，EWR，ERD，EDWR，EDRD，EXWR0，EXWR1，RSWR0，RSWR1，STWR0，STWR1，PWR，RRDRDWR，RDRD，ICAWR和開(kāi)關(guān)10的寫(xiě)讀信號(hào)。
在前面提到的參考專(zhuān)利申請(qǐng)中的特征應(yīng)用中，使用的系統(tǒng)可有一個(gè)輸入/輸出端口80，它適于與一控制器（例如微計(jì)算機(jī)）相接，在題為“適于微計(jì)算機(jī)使用的接口”的美國(guó)專(zhuān)利申請(qǐng)（第號(hào)）和題為“直接傳輸數(shù)據(jù)的接口”的美國(guó)專(zhuān)利申請(qǐng)（第號(hào)）中分別公開(kāi)了這種聯(lián)接，這兩份專(zhuān)利申請(qǐng)與本技術(shù)同日提交?？梢哉J(rèn)為這種控制器是一種提供指令的智能源。當(dāng)然，其它輸入/輸出端口80也可以是能夠提供指令并激勵(lì)-SOP的智能源。線100上的指令拒絕信號(hào)，線90上的SOP拒絕信號(hào)和八位總線46連接到控制器聯(lián)接口上，以便當(dāng)使用系統(tǒng)要求時(shí)控制器響應(yīng)這些信號(hào)。
當(dāng)一個(gè)源通過(guò)將一個(gè)字寫(xiě)入TDM數(shù)據(jù)總線提出一個(gè)請(qǐng)求而成為指令源時(shí)（該字具有一獨(dú)特的碼，門(mén)82響應(yīng)此碼提供一SOP信號(hào)），開(kāi)關(guān)控制器開(kāi)始工作。假定有一個(gè)未賦值的指令寄存器，優(yōu)先邏輯將與SOP信號(hào)一起啟動(dòng)最高優(yōu)先未賦值指令寄存器的CAM和RAM單元，以便請(qǐng)求成為指令源的源地址可被記入賦值CAM區(qū)40。下一次，TDM總線接收來(lái)自指令源的數(shù)據(jù)，賦值CAM區(qū)將識(shí)別地址，進(jìn)而，使數(shù)據(jù)RAM區(qū)28啟動(dòng)，并允許TDM總線上的數(shù)據(jù)記入數(shù)據(jù)RAM。同時(shí)，分類(lèi)位將被記成邏輯電平1。分類(lèi)位將在后續(xù)時(shí)隙內(nèi)產(chǎn)生一字線，并使得能夠完成分類(lèi)控制功能。通過(guò)將數(shù)據(jù)RAM中的數(shù)據(jù)讀到TDM數(shù)據(jù)總線上并且同時(shí)啟動(dòng)分類(lèi)PLA104，完成分類(lèi)控制功能。分類(lèi)PLA104對(duì)數(shù)據(jù)RAM中包括的OP碼位進(jìn)行解碼，以確定指令源發(fā)出那種可能的指令（例如64個(gè)指令）。響應(yīng)解碼指令信號(hào)和定時(shí)信號(hào)，指令定時(shí)電路97提供許多個(gè)寫(xiě)和讀控制信號(hào)。同樣，定時(shí)控制邏輯電路99提供開(kāi)關(guān)控制器定時(shí)信號(hào)。各種類(lèi)型的這些信號(hào)都是用來(lái)控制根據(jù)下面將要說(shuō)明的時(shí)間圖控制本發(fā)明的控制器和開(kāi)關(guān)10。如果解碼指令要求的話，在分類(lèi)功能之后執(zhí)行功能，而后，是應(yīng)答分類(lèi)功能。
分類(lèi)功能在指令寄存器的各區(qū)之間傳送數(shù)據(jù)。執(zhí)行功能把數(shù)據(jù)從指令寄存器傳輸?shù)介_(kāi)關(guān)，或從開(kāi)關(guān)傳輸?shù)街噶罴拇嫫?。?yīng)答分類(lèi)功能將開(kāi)關(guān)中的源或目標(biāo)CAM讀到TDM數(shù)據(jù)總線，而后，將地址記入指令寄存器的數(shù)據(jù)RAM中。
參看圖2，它給出了用于數(shù)據(jù)RAM28的一個(gè)RAM單元106的略圖以及作為鎖存區(qū)30的鎖存單元108的略圖。RAM單元106包括一存貯器區(qū)，此區(qū)包括晶體管110、112、114和116，它們以標(biāo)準(zhǔn)方式相互連接。RAM單元是一動(dòng)態(tài)RAM，因此它需要一刷新裝置。依此，要有耗盡型晶體管118和120并以標(biāo)準(zhǔn)方式聯(lián)接使RAM靜止以此消除刷新。晶體管110和114與一字線WL相連，用來(lái)啟動(dòng)RAM單元并將它分別與位線BL和BL相連·位線跨越所有五個(gè)指令寄存器，并連接與指令寄存器的一個(gè)特殊位有關(guān)的所有的RAM單元，RAM單元以標(biāo)準(zhǔn)方式工作，就象前面參考的題為“提供動(dòng)態(tài)分配開(kāi)關(guān)通路的方法和裝置”的專(zhuān)利申請(qǐng)中所描述的那樣。存在RAM單元中的數(shù)據(jù)被存貯在節(jié)點(diǎn)122和124。
鎖存單元108包括反相器126，此反相器的輸入與RAM106的節(jié)點(diǎn)124相連。反相器126的輸出通過(guò)晶體管128與另一個(gè)反相器130的輸入相連。反相器130的輸出通過(guò)晶體管132與位線BL相連。反相器130的輸出也與反相器134的輸入相連，此反相器的輸出通過(guò)晶體管136與反相器130的輸入相連。晶體管128與一應(yīng)答鎖存字線RPLWL相連并由它控制，而晶體管136與反向應(yīng)答鎖存字線RPLWL相連并由它控制。晶體管132與應(yīng)答字線RWL相連并由它控制。
參看圖3，它給出了可用于分配CAM區(qū)40，應(yīng)答CAM區(qū)60，或控制CAM區(qū)66為標(biāo)準(zhǔn)CAM單元138的電路。標(biāo)準(zhǔn)CAM單元由相似于圖2所示單元106的RAM的存貯區(qū)和一比較區(qū)組成。比較區(qū)由連接在地與比較線COMPOUT之間的串連的晶體管140和142組成。
晶體管140響應(yīng)存貯在節(jié)點(diǎn)124的信號(hào)，而晶體管142響應(yīng)地址線AL上的信號(hào)。晶體管144和146串連在地和比較線COMPOUT之間。晶體管144響應(yīng)在節(jié)點(diǎn)122上的信號(hào)，而晶體管146響應(yīng)地址線AL上的信號(hào)。CAM單元以一種與前面參考的專(zhuān)利申請(qǐng)中描述的CAM單元類(lèi)似的方式工作，只有一點(diǎn)例外，即本發(fā)明的單元具有成對(duì)的位線和地址線。實(shí)質(zhì)上一位線用于寫(xiě)入單元的存貯區(qū)或讀出，而當(dāng)進(jìn)行比較時(shí)使用地址線。
參看圖4，它給出了讀/寫(xiě)電路148，此電路可用來(lái)與圖2所示那種RAM單元相聯(lián)的位線對(duì)讀出或向其中寫(xiě)入。在讀/寫(xiě)邏輯36，38、32，56和58中使用了多個(gè)電路148，每一電路用于一個(gè)位線對(duì)。電路148也可用于讀/寫(xiě)邏輯44和64。讀/寫(xiě)電路148包括一端點(diǎn)158，用來(lái)連接一總線，以從總線接收數(shù)據(jù)或向總線輸送數(shù)據(jù)。端點(diǎn)150與反相器152的一個(gè)輸入端相連，此反相器的一個(gè)輸出端通過(guò)晶體管154與一位線BL相連。反相器152的輸出也與另一個(gè)反相器156的輸入相連，此反相器的一個(gè)輸出通過(guò)晶體管158與位線BL相連。端點(diǎn)160適于接收寫(xiě)信號(hào)WR，此端點(diǎn)與晶體管154和158相連，以便使來(lái)自線的數(shù)據(jù)流到位線BL和BL。在開(kāi)始寫(xiě)操作之前，位線通過(guò)晶體管162和164進(jìn)行預(yù)充電，晶體管162和164響應(yīng)端點(diǎn)166上的預(yù)充電信號(hào)PRG。端點(diǎn)166上的預(yù)充電信號(hào)PRG使晶體管162和164導(dǎo)通，并提供一VDD信號(hào)給位線，迫使它們成為邏輯電平1。為了閱讀存貯在RAM單元中的數(shù)據(jù)，讀/寫(xiě)電路148包括一與位線BL相連的晶體管168，此晶體管響應(yīng)端點(diǎn)170上的讀信號(hào)RD。晶體管168把位線BL連接到反相器172上，該反相器的一個(gè)輸出與端點(diǎn)150相連，用來(lái)向此端點(diǎn)提供讀出數(shù)據(jù)。讀/寫(xiě)電路148的工作方式與前面參考的專(zhuān)利申請(qǐng)中的讀/寫(xiě)電路的工作方式相同。
參看圖5，它給出了可與圖3所示CAM單元138結(jié)合使用的讀/寫(xiě)電路174。電路174用于讀/寫(xiě)邏輯42和62來(lái)控制CAM單元，為了連接讀寫(xiě)CAM單位的一條總線而設(shè)置端點(diǎn)176電路174包括許多與圖4中電路148中的元件條似的元件，這些元件具有同樣的參考號(hào)，并以同樣的方式工作。圖5所示的附加元件，有地址線AL和AL，它們分別通過(guò)晶體管178和180與反相器152和156的輸出相連。晶體管178和180響應(yīng)端點(diǎn)182上用于啟動(dòng)比較操作的比較信號(hào)COMP。晶體管184連接在地址線AL和地之間，而晶體管186連接在地址線AL和地之間。晶體管184和186由端點(diǎn)188上的放電信號(hào)DSG控制。讀/寫(xiě)電路174的工作已在前面參考的專(zhuān)利申請(qǐng)中進(jìn)行了說(shuō)明。圖5所示電路174的唯一區(qū)別在于其功能是利用地址線AL和AL來(lái)完成的，而讀和寫(xiě)是利用位線BL和BL來(lái)完成的，這與前面參考的專(zhuān)利申請(qǐng)中描述的電路相反，其中，讀、寫(xiě)和比較都是在位線上完成的。
參看圖6，它給出了本發(fā)明所使用的字的結(jié)構(gòu)和形式。如前所述，TDM數(shù)據(jù)總線是由16行組成的并行總線。因此，每一數(shù)據(jù)字符由16位組成，在圖6中標(biāo)為位O-F。位0-7被看作字符的低字節(jié)，它們包含有地址信息，如字母d標(biāo)注。包含位8-F的高字節(jié)包括協(xié)議位E和F和操作碼位8-D，由字母之表示。如前所述，啟用字包SOP只能由可成為指令源的智能終端送出，字包的啟動(dòng)包含16位一其中一位是協(xié)議位，一般位E包含邏輯電平1。一般將地址位0-7提供給賦值CAM區(qū)40，源RAM區(qū)34，目標(biāo)RAM區(qū)54，和應(yīng)答CAM區(qū)60，每一區(qū)都有貯存8位地址信息的能力。數(shù)據(jù)RAM區(qū)28有貯存全部16位字符的能力。分類(lèi)PLA104用來(lái)通過(guò)操作碼位D對(duì)位8解碼。
參看圖7，它給出了指令寄存器26詳圖。賦值優(yōu)先邏輯88是5行5列的陣列，每一行和列與5個(gè)指令寄存器中的一個(gè)相聯(lián)。圖中出示35列，但只出示了兩行。列190表示最優(yōu)先指令寄存器，它連接到與門(mén)86的一個(gè)輸入，此門(mén)也接收時(shí)鐘信號(hào)CLK和存貯信號(hào)起動(dòng)SOP。乘下的列192與低優(yōu)先指令寄存器相連，這些寄存器如在圖中所標(biāo)的下一個(gè)指令寄存器所示。與每一指令寄存器相聯(lián)的行由連接在列和地之間的多個(gè)晶體管組成，它們由反相器194和196的輸出控制。對(duì)第一或最先指令寄存器說(shuō)，晶體管198與列100相連，并由反相器196的輸出控制，晶體管200與乘下的列192相連，并由反相器194的輸出控制。各列通過(guò)耗盡型晶體管與VDD相連，這些晶體管將各列充電至邏輯電平1。
與門(mén)86的輸出與字線202相連，此字線延伸到指令寄存器的所有CAM和RAM。分配位48是一個(gè)RAM單元，其結(jié)構(gòu)是根據(jù)圖3所示的略圖構(gòu)成，其中字線WL是線202，比較輸出COMPOUT與比較線204相連。賦值位48的地址線和位線與讀/寫(xiě)電路50相連。電路50包括晶體管206和208，它們用于將邏輯電平1寫(xiě)入任何一指令寄存器的賦值位，此寄存器由于其字符線202上有邏輯電平1而被啟動(dòng)。晶體管206和208響應(yīng)信號(hào)CIWR，將邏輯電平1寫(xiě)入賦值位。晶體管210和212與地址線相連，相應(yīng)于CFWR信號(hào)，來(lái)用邏輯電平1啟動(dòng)比較操作。讀/寫(xiě)電路52由晶體管214和216組成，它們響應(yīng)信號(hào)ICAWR，用來(lái)將邏輯電平0寫(xiě)入所有的已啟動(dòng)的賦值位，此位也用來(lái)不賦值指令寄存器。
在啟動(dòng)比較操作之前，比較線204必須予充電至邏輯電平1，這由響應(yīng)信號(hào)FDSG的晶體管218完成。比較線204通過(guò)響應(yīng)時(shí)鐘信號(hào)CLK的晶體管220連接到反相器194的輸入上，為把比較線連接到反相器194上。
當(dāng)一個(gè)源要成為指令源，且使一指令寄存器26分配給它，此源產(chǎn)生一特殊的編碼信號(hào)，此信號(hào)由門(mén)82解碼（如圖1所示），門(mén)82接著提供包信號(hào)起動(dòng)SOP。分配一指令寄存器給一個(gè)源的第一步是在五個(gè)指令寄存器的所有賦值位上將存貯位與邏輯電平1進(jìn)行比較操作。對(duì)那些被賦值且賦值位記為邏輯電平1的寄存器，比較線204將保持在邏輯電平1，而對(duì)沒(méi)有被賦值的寄存器，比較線204將下降為邏輯電平0。響應(yīng)時(shí)鐘信號(hào)的晶體管220將比較線204與反相器194相連。在收到時(shí)鐘信號(hào)之前，所有的列190和192將變成邏輯電平1，這是由于如果晶體管198和200斷開(kāi)，耗盡型晶體管就連接到VDD上。如果圖7所示的第一指令寄存器進(jìn)行比較，并在比較線204提供一邏輯電平為1的信號(hào)的話，晶體管198將導(dǎo)通，使得列190降至邏輯電平0，而那一行的其它晶體管200將保持?jǐn)嚅_(kāi)。如果下一個(gè)指令寄存器沒(méi)被賦值，對(duì)于那個(gè)寄存器的晶體管198將保持?jǐn)嚅_(kāi)，而晶體管200將導(dǎo)通，驅(qū)動(dòng)那些列到邏輯電平0。只有沒(méi)被賦值的最優(yōu)先指令寄存器的那一列保持邏輯電平1。
假定第一指令寄存器的賦值位處于邏輯電平0，表示它沒(méi)被賦值，列190將保持邏輯電平1，而列192將被驅(qū)至邏輯電平0。在比較操作之后，SOP信號(hào)將被提供給與門(mén)86，在下一個(gè)時(shí)鐘脈沖時(shí)，字線202將被提供邏輯電平1，信號(hào)啟動(dòng)此寄存器的所有CAM和RAM。當(dāng)字線202被記為邏輯電平1，信號(hào)CIWR將被提供給讀/寫(xiě)電路50，以將邏輯電平1寫(xiě)到賦值位48，表明它的指令寄存器已賦值。與此同時(shí)，一個(gè)1被寫(xiě)入賦值位，新指令源的地址被讀/寫(xiě)邏輯42從源地址總線18記入賦值CAM區(qū)40。
假定在初始比較操作中發(fā)現(xiàn)所有五個(gè)指令源都已被賦值，則已賦值優(yōu)先邏輯88的所有五列都將被驅(qū)至邏輯電平0。賦值優(yōu)先邏輯88的各列與或非門(mén)22相連，此門(mén)響應(yīng)所有的0邏輯電平輸入，提供一邏輯電平為1的輸出，標(biāo)為指令寄存器已滿，CRFULL。CRFULL信號(hào)與時(shí)鐘信號(hào)和SOP信號(hào)一起被提供給與門(mén)84，響應(yīng)上述信號(hào)的該門(mén)，提供一SOP拒絕信號(hào)，表明請(qǐng)求源的包請(qǐng)求起動(dòng)被拒絕了。
賦值CAM區(qū)40由CAM單元構(gòu)成（如圖3所示）并與字線202和比較線224相連。賦值CAM區(qū)40的RAM單元的位線與讀/寫(xiě)邏輯42相連，此邏輯包括與圖5所示電路相同的電路。邏輯42與源地址總線18相連，并接收信號(hào)ASWR，ASRD和ASCOMP。位線也與讀/寫(xiě)邏輯44相連，此邏輯包含與圖4電路相同的電路，并與數(shù)據(jù)總線22相連。邏輯44接收讀/寫(xiě)信號(hào)ADWR和ADRD。
從賦值CAM40中有8個(gè)輸出提供給8位總線46。為簡(jiǎn)單起見(jiàn)，圖中只示出了一個(gè)輸出。晶體管226連接在位線拒絕BL和或非門(mén)228的一個(gè)輸入之間，它響應(yīng)線100上的指令信號(hào)。或非門(mén)的另一個(gè)輸入通過(guò)晶體管230與位線BL相連，晶體管230響應(yīng)線90上的SOP拒絕信號(hào)?；蚍情T(mén)228的輸出與八位線46的一條線相連。
緩沖器232連接在比較線204和224之間將比較線204與224隔離。晶體管234連接在VDD和比較線224之間并響應(yīng)信號(hào)FDSG來(lái)對(duì)比較線224進(jìn)行充電。
因此，分配CAM40存貯八位地址，這些地址可通過(guò)讀/寫(xiě)邏輯44從數(shù)據(jù)總線22中讀出和寫(xiě)入。此外，賦值CAM貯存通過(guò)讀/寫(xiě)邏輯42寫(xiě)入和讀出源地址總線。通過(guò)讀/寫(xiě)邏輯42完成賦值CAM40中的比較操作，并且按照ASCOMP通過(guò)地址線進(jìn)行比較。
與門(mén)236連接在比較線224和字線202之間，它的一個(gè)輸入與比較線相連，輸出與字符線相連。此外，與門(mén)236的一個(gè)輸入與時(shí)鐘CLK相連。與門(mén)236的作用是當(dāng)賦值CAM40中進(jìn)行比較操作并在比較線224上發(fā)現(xiàn)比較信號(hào)是邏輯電平1信號(hào)提供邏輯電平為1的信號(hào)給字線202。比較線224也與門(mén)238的一個(gè)輸入相連，此與門(mén)的另一個(gè)輸入與反時(shí)鐘信號(hào)CLK相連。與門(mén)238的輸出是信號(hào)RPLWL，它被提供給反相器240，此反相器輸供一輸出RPLWL。
源RAM34包含八個(gè)CAM單元，其結(jié)構(gòu)如圖2中存貯器區(qū)106。RAM單元的位線延伸到包括圖4所示電路的讀/寫(xiě)邏輯36。邏輯36與源地址總線18相連，而且它也接收讀/寫(xiě)信號(hào)SRD和SWR。每一源RAM單元的位線也經(jīng)過(guò)每一指令寄存器對(duì)應(yīng)的RAM單元延伸到讀/寫(xiě)邏輯38。邏輯38包括圖4所示電路，并與數(shù)據(jù)總線22相連，并且接收讀/寫(xiě)信號(hào)SDRD和SDWR。源RAM的唯一功能是存貯八位地址，這些地址可記入或讀出地址總線18或數(shù)據(jù)總線22。源RAM區(qū)34的單元與字線202相連并由它啟動(dòng)。
數(shù)據(jù)RAM區(qū)28和鎖存區(qū)30包含16個(gè)數(shù)據(jù)RAM和鎖存單元，如圖2所示，RAM單元連接到字線202上，位線延伸到結(jié)構(gòu)如圖4所示的電路的讀/寫(xiě)邏輯32。讀/寫(xiě)邏輯32與數(shù)據(jù)線22相連，并接收控制信號(hào)DWR和DRD。鎖存區(qū)30的單元用來(lái)接收RPLWL信號(hào)，RPLWL信號(hào)和RWL信號(hào)，這些信號(hào)的由來(lái)將在下面描述。
讀/寫(xiě)邏輯32允許數(shù)據(jù)RAM區(qū)28從數(shù)據(jù)總線寫(xiě)上或讀入數(shù)據(jù)。鎖存區(qū)30允許存在存貯單元區(qū)106的一位在收到RPLWL信號(hào)和RPLWL信號(hào)時(shí)存入鎖存區(qū)108，RPSWL信號(hào)是響應(yīng)比較線224上的比較信號(hào)被提供出來(lái)的。當(dāng)RWL處于邏輯電平1時(shí)存貯在鎖存區(qū)30的數(shù)據(jù)可被讀到位線BL上，進(jìn)而當(dāng)有適當(dāng)?shù)闹噶顣r(shí)，允許信號(hào)從數(shù)據(jù)RAM28和鎖存區(qū)30讀到數(shù)據(jù)總線上。
目標(biāo)RAM區(qū)54對(duì)于每個(gè)指令寄存器有八個(gè)RAM單元，每個(gè)RAM單元的結(jié)構(gòu)如圖2中的存貯單元區(qū)106。存貯單元106與字線202和位線對(duì)相連，位線對(duì)與讀/寫(xiě)邏輯56和58相連，讀/寫(xiě)邏輯56和58包括結(jié)構(gòu)如圖4的電路。讀/寫(xiě)邏輯56與目標(biāo)地址總線20相連，并接收控制信號(hào)RWR和RRD，讀/寫(xiě)邏輯58與數(shù)據(jù)總線22相連，并接收控制信號(hào)RDWR和RDRD。
應(yīng)答CAM60有（對(duì)于每個(gè)指令寄存器）八個(gè)CAM單位，其結(jié)構(gòu)如圖3所示，每個(gè)都與一個(gè)字線202相連，并與位線對(duì)和地址線相連。位線對(duì)和地址線與讀/寫(xiě)邏輯62相連，此邏輯有電路與圖5相同結(jié)構(gòu)的電路，這些電路與目標(biāo)地址總線20相連，并接收控制信號(hào)EWR和ERD和ECOMP。位線對(duì)也要連接到具有按圖4連到數(shù)據(jù)總線22和接收控制信號(hào)ERWR和EDRE的電路結(jié)構(gòu)的讀/寫(xiě)邏輯64上。CAM單元的比較輸出COMPOUT線與比較線242相連，比較線242連接到與門(mén)244的一個(gè)輸入端。與門(mén)244的另一個(gè)輸入端與時(shí)鐘信號(hào)CLK相接，并在其輸出端提供RWL信號(hào)。晶體管246連接到比較線242和VDD之間，并響應(yīng)信號(hào)TDSG給比較線242預(yù)充電。
因此，當(dāng)在應(yīng)答CAM60中地址線和存貯數(shù)據(jù)間進(jìn)行比較時(shí)，比較結(jié)果信號(hào)被提供給門(mén)244，此門(mén)提供RWL信號(hào)給鎖存區(qū)30，以便允許鎖存的信號(hào)被讀入數(shù)據(jù)總線22。地址可通過(guò)讀/寫(xiě)邏輯62和64寫(xiě)入應(yīng)答CAM60和從應(yīng)答CAM60中讀出。
執(zhí)行位68，應(yīng)答分類(lèi)位72和分類(lèi)位70構(gòu)成CAM單元，在每個(gè)指令寄存器26中提供一位。每位與字線202相連并且當(dāng)字線處于邏輯電平1時(shí)，被此字線啟動(dòng)。分類(lèi)CAM有一對(duì)位線，其一根連接到寫(xiě)電路75，另一根連接到比較/寫(xiě)電路76。寫(xiě)電路75由晶體管246和248組成，它們分別連接到地和VDD，并響應(yīng)信號(hào)STWR1將邏輯電平1寫(xiě)入分類(lèi)CAM70。比較/寫(xiě)入電路76由晶體管250和252組成，它們分別將位線BL和BL接到VDD和地。晶體管250和252響應(yīng)信號(hào)STWRO將分類(lèi)CAM記到邏輯電平0。比較/寫(xiě)入電路76也包括晶體管254和256，為將地址線AL和AL分別連到地和VDD一并響應(yīng)信號(hào)CCOMP使分類(lèi)CAM執(zhí)行邏輯電平為1信號(hào)的比較操作。分類(lèi)CAM有一個(gè)比較輸出線250，它由響應(yīng)信號(hào)CPRG的晶體管260預(yù)充電，比較輸出線258提供CCOMPOUT信號(hào)。
應(yīng)答分類(lèi)CAM72有連接到比較/寫(xiě)電路78的位線對(duì)和地址線。應(yīng)答分類(lèi)CAM單元72的位線與寫(xiě)電路77相連，寫(xiě)電路77由晶體管262和264組成，它們將位線BL和BL分別連接到地和VDD，上述晶體管響應(yīng)信號(hào)RSWR1將應(yīng)答分類(lèi)CAM單元寫(xiě)到邏輯電平1，位線也與比較/寫(xiě)電路中的晶體管266和268相連，用來(lái)將位線AL和BL分別連到VDD和地，上述晶體管響應(yīng)信號(hào)RSWRO，將應(yīng)答分類(lèi)CAM寫(xiě)到邏輯電平0。地址線BL和AL分別連接到晶體管270和272上，為了將地址線AL和AL分別連到地和VDD，以響應(yīng)信號(hào)CCOMP，此信號(hào)以邏輯電平1啟動(dòng)一比較操作。應(yīng)答分類(lèi)CAM72有一比較輸出線274，晶體管276響應(yīng)信號(hào)CPRG將此比較輸出線預(yù)充電至邏輯電平1。比較輸出線274提供CCOMPOUT信號(hào)。
執(zhí)行CAM68有一對(duì)位線，其一根與比較/寫(xiě)入電路74相連，另一根與寫(xiě)電路73相連。寫(xiě)電路73由晶體管278和280組成，為將位線BL和BL分別連到地和VDD。晶體管278和280響應(yīng)信號(hào)EXWR1，將執(zhí)行CAM單元寫(xiě)到邏輯電平1。比較/寫(xiě)入電路74包括晶體管282和284，為了將位線BL和BL分別連到VDD和地。晶體管282和284響應(yīng)信號(hào)EXWRO，將執(zhí)行CAM單元記入邏輯電平0。地址線AL和AL分別與晶體管286和288相連，這些晶體管將地址線分別與地和VDD相連。晶體管286和288響應(yīng)信號(hào)CCOMP來(lái)啟動(dòng)比較操作，其中，執(zhí)行CAM單元與邏輯電平1信號(hào)的比較。執(zhí)行CAM68有一比較輸出線290，它被響應(yīng)信號(hào)CPRG的晶體管292預(yù)充電至邏輯電平1。比較輸出線290提供CCOMPOUT信號(hào)。
比較輸出線290，274和258通過(guò)響應(yīng)于信號(hào)CCOMP的電阻294分別連到緩沖器296，298和300的輸入端。緩沖器296，298和300詳細(xì)表明了圖1的框圖中示出的緩沖器96并將比較輸出線連到控制優(yōu)先邏輯94。
如前所述，控制優(yōu)先邏輯94首先通過(guò)控制功能優(yōu)先而后借助于指令寄存器優(yōu)先而建立優(yōu)先?？刂乒δ軆?yōu)先是通過(guò)下述三列建立起來(lái)，即：302分配給分類(lèi)控制功能，304分配給應(yīng)答分類(lèi)控制功能而306分配給執(zhí)行控制功能。這些到擴(kuò)展至全部5個(gè)指令寄存并且當(dāng)三極管326和328截止時(shí)，通過(guò)利用耗盡型晶體管和VDD而保持在邏輯“1”電平。三極管308、310和312被分別連到列302、304和306，而且這三個(gè)三極管的功能是響應(yīng)于邏輯電平“1”比較輸出信號(hào)（即在比較輸出線258、274和290上的CCOMPOUT）通過(guò)接“地”而將各列驅(qū)動(dòng)至邏輯“0”電平。所以，如果它們各自的指令CAM在邏輯電平“1”處提供一比較輸出，則將把列驅(qū)動(dòng)至邏輯“0”電平。
各個(gè)列的一端被連至功能邏輯電路，該電路包括反相器301，或非門(mén)303和或非門(mén)305。分配給執(zhí)行功能的列306與反相器301相連，該反相器在任一執(zhí)行CAM68提供比較輸出時(shí)以邏輯電平“1”提供“EXECUTE”輸出，或非門(mén)303的輸入端與列304和反相器301的輸出相連，并僅當(dāng)應(yīng)答分類(lèi)CAM比較時(shí)和執(zhí)行指令輸出處于邏輯“0”電平時(shí)，它以邏輯“1”電平提供一“REPLYSORT”輸出。或非門(mén)305有三個(gè)輸入、即到302，反相器301的輸出以及或非門(mén)303的輸出?；蚍情T(mén)305當(dāng)分類(lèi)CAM比較時(shí)提供一邏輯“1”電平輸出作為一SERT輸出，而且應(yīng)答分類(lèi)輸出和執(zhí)行輸出都處于邏輯電平“0”。
與門(mén)314的輸入端與緩沖器300、列304和306相連并提供一輸出至或非門(mén)318的一個(gè)輸入端。與門(mén)316的輸入緩沖器298和列306相連并有一輸出與或非門(mén)318的一輸入端相連?；蚍情T(mén)318還有一輸入與緩沖器296相連?；蚍情T(mén)318有一與反相器320相連的輸出端?？刂苾?yōu)先邏輯94的指令寄存器優(yōu)先級(jí)區(qū)包括一5×5的陣列，它們對(duì)應(yīng)于指令寄存器26的數(shù)字。陣列包括多個(gè)列322和324。對(duì)應(yīng)于最優(yōu)先指令寄存器的列322和對(duì)應(yīng)于低優(yōu)先指令寄存器的列324。在每列的一端使用VDD和耗盡型晶體管，從而使在由陣列中使用的晶體管沒(méi)有將它們驅(qū)動(dòng)至邏輯“0”電平時(shí)，該列保持為邏輯“1”電平。行與指令寄存器有關(guān)而且每行包括一三極管326，該三極管被連到與行的指令寄存器有關(guān)的列上，而三極管328被連到與低優(yōu)先指令寄存器有關(guān)的列上。三極管326響應(yīng)于來(lái)自或非門(mén)318的邏輯“1”電平以便將與它的指令寄存器有關(guān)的列驅(qū)動(dòng)至邏輯“0”電平，而三極管328通過(guò)反相器320的輸出進(jìn)行控制并響應(yīng)于由其而來(lái)的邏輯“1”電平以驅(qū)動(dòng)與所有低先指令寄存器有關(guān)的列至邏輯“0”電平。所以，對(duì)于控制一具有反相器320的邏輯電平1的最優(yōu)先指令寄存器將會(huì)有邏輯電平為1的列。
與門(mén)98具有一輸入端，它連到和其控制寄存器有關(guān)的列而其它輸入端被連接以接收CTIME信號(hào)和一時(shí)鐘信號(hào)CLK。門(mén)98的輸出與字線202相連。所以，倘若與任何指令寄存器有關(guān)的列在CTIME和CLK期間處于邏輯電平“1”，則門(mén)98將提供一邏輯電平“1”信號(hào)給字線202從而觸發(fā)指令寄存器的CAM和RAM。
參見(jiàn)圖8，其中示出了一個(gè)電路實(shí)例，該電路可被包含在分類(lèi)PLA104和指令定時(shí)電路97中。
如前所述，為了通過(guò)數(shù)據(jù)字D接收位8，而將分類(lèi)PLA104與數(shù)據(jù)總線22相連（其中述及的位包括指定指令字的操作碼，而該指令是分配給開(kāi)關(guān)控制器的）。分類(lèi)PLA包括具有用來(lái)接收SORT信號(hào)和時(shí)隙13信號(hào)的門(mén)331的鎖存電路330。如果進(jìn)行了分類(lèi)，則在時(shí)隙13時(shí)將位計(jì)入鎖存電路并存在其中。每個(gè)操作碼位都作為位和反相位出現(xiàn)在鎖存電路330的輸出端。因此，鎖存電路提供了12條輸出線322。由多個(gè)列334截?cái)嗑€332從而形成了矩陣。列334的多少與可以通過(guò)開(kāi)關(guān)控制器執(zhí)行的指令的多少是相對(duì)應(yīng)的。通過(guò)VDD以及在列的一端形成的耗盡型晶體管，在矩陣中三極管沒(méi)有將列驅(qū)動(dòng)至邏輯電平“0”時(shí)，使列維持在邏輯電平“1”。為了對(duì)位8通過(guò)D而提供的編碼的操作指令進(jìn)行譯碼，在整個(gè)矩陣中，選定的行、列的交點(diǎn)處標(biāo)示的斜線放置三極管。所以，對(duì)于每個(gè)表示分類(lèi)PLA的指令，只有一列334將保持在邏輯電平“1”，因此，以此識(shí)別將被執(zhí)行的特殊指令。
列334跨越另一組行338而且形成了另一矩陣。行338（每行對(duì)應(yīng)于用于開(kāi)關(guān)控制的讀或?qū)懶盘?hào)），并轉(zhuǎn)換以執(zhí)行一個(gè)指令。還提供了另外六列，340，341，342，343和344、355。340、341和342被分別連到圖7的功能輸出端：SORT、REPLY和EXECUTE，倘若在它們的有關(guān)CAM單元上提供了一比較輸出CCOMPOUT，則它們將被驅(qū)動(dòng)至邏輯電平“1”。列343、344和345分別與時(shí)隙信號(hào)TS13，TS14和TS15相連。當(dāng)晶體管346截止時(shí)，借助于VDD和與其相連的耗盡型晶體管，行338被充電至邏輯電平“1”。晶體管346被設(shè)置于整個(gè)矩陣之中，所以根據(jù)被譯碼的指令，所選定的行338將被驅(qū)動(dòng)而至邏輯“0”電平。在每行338中都設(shè)置了一個(gè)反相器348以便將選定行中的邏輯電平“0”轉(zhuǎn)換成邏輯電平“1”。列340至345截?cái)嘈卸纬捎糜诳刂贫〞r(shí)的另一矩陣，而所述的定時(shí)是執(zhí)行譯碼指令所要求的各種讀、寫(xiě)信號(hào)。將反相器350置于列340至345的輸入和矩陣之間。晶體管352位于矩陣的交點(diǎn)處以決定每個(gè)讀、寫(xiě)信號(hào)的定時(shí)。例如，當(dāng)執(zhí)行分類(lèi)功能時(shí)，輸出354在時(shí)隙13期間將提供一邏輯“1”電平。輸出356在時(shí)隙14期間執(zhí)行應(yīng)答分類(lèi)功能時(shí)將提供邏輯電平1。以與之相似的方法，當(dāng)實(shí)施執(zhí)行功能時(shí)，在時(shí)隙14期間內(nèi)，輸出358將提供一邏輯電平“1”。所以，當(dāng)執(zhí)行指定的控制功能時(shí)，指令定時(shí)電路97的各個(gè)輸出將在恰當(dāng)?shù)臅r(shí)隙期間提供前述的所有讀、寫(xiě)控制信號(hào)。
參考前面提及的題為“用來(lái)提供動(dòng)態(tài)分配開(kāi)關(guān)通路的裝置和方法”的申請(qǐng)中它表明在16個(gè)時(shí)隙。TS、數(shù)字0至15的周期中，可以操作開(kāi)關(guān)10。本發(fā)明也以16個(gè)時(shí)隙為周期進(jìn)行操作，這些時(shí)隙是通過(guò)接收從利用系統(tǒng)而來(lái)的時(shí)鐘信號(hào)，CLK的計(jì)數(shù)器101所控制的。該16個(gè)時(shí)隙完全占用了信號(hào)通道時(shí)間，而且如前面所討論的，每一幀有32個(gè)通道。
參見(jiàn)圖9，其中示出了用于控制開(kāi)關(guān)控制器的有關(guān)的各種信號(hào)定時(shí)。圖9所示的定時(shí)裝置允許連接5個(gè)源S1至S5、6個(gè)目標(biāo)D1至D6，源和目標(biāo)可以是實(shí)際的輸入/輸出端口（例如圖1所示的端口80），也可以是脈沖編碼調(diào)制PCM線路中的端口和通道。在圖9所示的16個(gè)時(shí)隙的通道時(shí)間內(nèi)，TDM數(shù)據(jù)總線在時(shí)隙2到12期間存取源和目標(biāo)，即當(dāng)TS信號(hào)選通了輸入/輸出端口80以使端口發(fā)送或接收從數(shù)據(jù)總線來(lái)的數(shù)據(jù)的時(shí)期存取源和目標(biāo)。在其中的一個(gè)時(shí)隙期間，當(dāng)源訪問(wèn)數(shù)據(jù)總線時(shí)，要求源成為指令源的特殊編碼字出現(xiàn)在門(mén)82面前，門(mén)82根據(jù)其而提供在圖9中以剖面線表示的SOP信號(hào)，它指出該信號(hào)的出現(xiàn)與否取決于源時(shí)隙之一是否識(shí)別出唯一碼。
在將源與TDM數(shù)據(jù)總線相連之前一通過(guò)一CFWR信號(hào)將比較置初值，將分配位和邏輯電平“1”相比較。這一比較操作將更新分配優(yōu)先邏輯電路而且可導(dǎo)致產(chǎn)生CRFULL信號(hào)。該CRFULL信號(hào)在圖9中從截面線表示，它表明信號(hào)可能還是不可能為邏輯電平“1”將取決于是否所有的指令寄存器已經(jīng)賦值。一旦CRFULL信號(hào)成為邏輯“1”電平，則子序列SOP信號(hào)以及在時(shí)隙3中的時(shí)鐘信號(hào)CLK將導(dǎo)致產(chǎn)生-SOPRETECT信號(hào)。
在源被連到TDM數(shù)據(jù)總線之前的一個(gè)時(shí)隙中，通過(guò)地址總線提供了該源地址，且源地址將出現(xiàn)在讀/寫(xiě)邏輯42處。隨著可能的SOPREJECT信號(hào)，一個(gè)ASWR信號(hào)在同一時(shí)刻出現(xiàn)，而且該信號(hào)因此而將來(lái)自源地址總線的源地址寫(xiě)到分配CAM40的位線上。然后，由于晶體管230上的SOPREJECT信號(hào)的結(jié)果，在位線上的信號(hào)被讀到8位總線。
如果所有指令寄存器都沒(méi)被賦值而且沒(méi)有產(chǎn)生SOPREJECT信號(hào)，則SOP和時(shí)鐘信號(hào)將同時(shí)在最高優(yōu)先未賦值指令寄存器的字線202上產(chǎn)生一邏輯電平“1”字線信號(hào)WL。該字線將觸發(fā)用于特定控制寄存器的所有CAM以及RAM。與字線信號(hào)WL相同時(shí)，將與CIWR信號(hào)一起提供一ASWR信號(hào)。這些信號(hào)使賦值CAM40將來(lái)自表明源的地址總線的地址寫(xiě)入將被分配的指令寄存器。該CIWR信號(hào)導(dǎo)致了一個(gè)邏輯“1”電平（它將被寫(xiě)入賦值位48），由其表明了指令寄存器對(duì)源的分配·以上，描述了將指令寄存器賦于一特定源和將源地址寫(xiě)入賦值CAM40所必要的信號(hào)的定時(shí)。
假定例如把指令寄存器分配給源S1，則源S1的地址會(huì)被寫(xiě)入賦值CAM40。在下一幀期間，源地址總線將源地址送至讀/寫(xiě)邏輯42。在時(shí)隙2和3期間，將出現(xiàn)源地址S1，而當(dāng)時(shí)隙2的第二半時(shí)間內(nèi)，將一個(gè)ASCOMP信號(hào)供給讀/寫(xiě)邏輯42，它將賦值CAM40中的比較操作初始化。由于源地址S1事先已被寫(xiě)入賦值CAM，所以將在線224上提供一邏輯電平“1”的比較輸出，這將通過(guò)門(mén)236導(dǎo)致在字線上產(chǎn)生一字線信號(hào)WL。所以，觸發(fā)了指令寄存器中的所有CAM和RAM。當(dāng)CAM和RAM都被觸發(fā)尤其在時(shí)隙3的第二半期間內(nèi)。一個(gè)DWR信號(hào)被供給與數(shù)據(jù)RAM有關(guān)的讀/寫(xiě)邏輯32′所述讀/寫(xiě)邏輯32允許在TDM數(shù)據(jù)總線上的信息被寫(xiě)入到數(shù)據(jù)RAM28中。該數(shù)據(jù)將以下面描述的方法進(jìn)行操作。應(yīng)該指出，在這時(shí)，即當(dāng)時(shí)隙3的第二半期間時(shí)，提供了一STWR1信號(hào)因此而將一邏輯電平“1”寫(xiě)入提供一指示的分類(lèi)CAM70，該指示表示將發(fā)生分類(lèi)控制功能以便對(duì)存貯在數(shù)據(jù)RAM中的數(shù)據(jù)進(jìn)行操作。
為了解釋?xiě)?yīng)答鎖存區(qū)30和應(yīng)答CAM60的功能，應(yīng)該指出，在時(shí)隙2的第二半期間，一ASCOMP信號(hào)被供給讀/寫(xiě)邏輯42以啟動(dòng)比較操作從而產(chǎn)生一邏輯電平“1”，該電平是在賦值CAM40比較輸出線224處提供的。在時(shí)隙3期間，該邏輯電平“1”連同一時(shí)鐘信號(hào)在字線202上產(chǎn)生一字線信號(hào)WL。然而，在時(shí)隙3的第二豐期間之前，作為在門(mén)238處出現(xiàn)的時(shí)鐘信號(hào)CLK和比較輸出線信號(hào)224之結(jié)果，由門(mén)238將產(chǎn)生一RRLWL信號(hào)。因此，在先于字線WL產(chǎn)生之前的時(shí)隙3的第一半期間，該RPLWL和RPLWL信號(hào)被放在鎖存區(qū)30。RPLWL和RPLWL將允許在數(shù)據(jù)RAM區(qū)28中的數(shù)據(jù)通過(guò)從數(shù)據(jù)總線寫(xiě)一新數(shù)據(jù)從而抹掉它之前被傳送到鎖存區(qū)30。這發(fā)生在WL產(chǎn)生的時(shí)隙3的第二期間。通過(guò)啟動(dòng)在應(yīng)答CAM區(qū)60上的比較操作，可將存于鎖存區(qū)30中的數(shù)據(jù)讀到一目標(biāo)。在目標(biāo)地址總線20上提供一目標(biāo)地址，與此同時(shí)，提供一ECOMP信號(hào)以使該目標(biāo)地址與應(yīng)答CAM區(qū)60中存貯的地址相比較。一旦找到比較結(jié)果，則線242被驅(qū)動(dòng)至邏輯“1”電平，該電平被送至門(mén)244的輸入。當(dāng)時(shí)隙2中的時(shí)鐘信號(hào)到達(dá)門(mén)244時(shí)，提供RWL信號(hào)，而使鎖存區(qū)30中的數(shù)據(jù)被讀到數(shù)據(jù)RAM位線BL。在RWL信號(hào)產(chǎn)生的同時(shí)，DRD信號(hào)被送至讀/寫(xiě)邏輯32，而使數(shù)據(jù)RAM位線BL上的信號(hào)被送至數(shù)據(jù)總線22。
在各種連續(xù)操作的時(shí)隙13到15期間，寫(xiě)入數(shù)據(jù)RAM的指令，特別是操作碼OPCODE、位8到D被執(zhí)行。在圖9中，應(yīng)該指出，在時(shí)隙13到15期間產(chǎn)生了信號(hào)CTIME，而且該信號(hào)被送至門(mén)98使得用于具有最優(yōu)先功能的最優(yōu)先指令寄存器產(chǎn)生的字線被執(zhí)行，在時(shí)隙13的第一半期間，提供一CPRG信號(hào)以便對(duì)三個(gè)控制CAM的比較輸出線預(yù)先進(jìn)行充電，這三個(gè)控制CAM即為執(zhí)行CAM。應(yīng)答分類(lèi)CAM以及分類(lèi)CAM，在預(yù)先充電之后，在時(shí)隙13的第二半期間內(nèi)，提供一CCOMP信號(hào)給每個(gè)控制CAM以便和一邏輯電平““1”執(zhí)行比較操作從而確定哪個(gè)CAM已被寫(xiě)成邏輯電平“1”。倘若有關(guān)的CAM被寫(xiě)成邏輯“1”電平，則比較輸出線將在邏輯電平“1”處產(chǎn)生一CCOMPOUT信號(hào)。作為比較操作之結(jié)果，控制優(yōu)先邏輯94將為最高優(yōu)先功能提供SORT、REPLYSORT或EXECUTE功能輸出，對(duì)此而言，已將控制CAM對(duì)5個(gè)指令寄存器寫(xiě)成邏輯電平“1”。門(mén)98將為最優(yōu)先指令寄存器的字線202提供一邏輯電平“1”輸出，此指令寄存器此時(shí)正等待最優(yōu)先控制功能操作。
圖10示出了完成分類(lèi)或應(yīng)答分類(lèi)功能的定時(shí)。在比較操作之前，CPRG信號(hào)在時(shí)隙13的第一半期間內(nèi)使比較輸出線成為邏輯“1”電平。在時(shí)隙13的第二半期間內(nèi)，發(fā)生了比較操作，如果找到比較的話，則比較輸出線保持為邏輯電平“1”，而若沒(méi)有比較，則其變?yōu)檫壿嫛?”電平，正如圖10中的CCOMPOUT信號(hào)的斜線部分指出的那樣。通過(guò)控制優(yōu)先邏輯94對(duì)CCOMPOUT信號(hào)進(jìn)行處理，而該信號(hào)導(dǎo)致在時(shí)隙13到時(shí)隙15的第二半期間產(chǎn)生一時(shí)鐘字線信號(hào)WL。在時(shí)隙13的第二半期間提供一DRD信號(hào)，該信號(hào)和來(lái)自門(mén)98的第一字線WL相“與”從而將數(shù)據(jù)RAM區(qū)28中的數(shù)據(jù)讀到TDM數(shù)據(jù)總線上。在時(shí)隙13處，鎖存器330被選通以便接收OPCODE位8到D，它們是由分類(lèi)PLA處理而且譯碼從而對(duì)控制信號(hào)進(jìn)行定時(shí)的讀、寫(xiě)。在時(shí)隙14的第二半期間內(nèi)，指令寄存器的某些區(qū)響應(yīng)于讀信號(hào)（它取決于分類(lèi)PLA所譯碼的指令）而被讀出。此時(shí)可提供的讀信號(hào)是：ADRD、SDRD、DRD、RDRD以及EDRD，它們將從指令寄存器的5個(gè)CAM或RAM寄貯區(qū)之一把數(shù)據(jù)讀到數(shù)據(jù)總線上。在時(shí)隙14的第二半期間內(nèi)，同時(shí)還根據(jù)譯碼的指令，可提供一個(gè)或多個(gè)指令信號(hào)，以便從數(shù)據(jù)總線對(duì)指令寄存器的某些部分完成寫(xiě)操作，而且將可能的“1”或“0”寫(xiě)到控制CAM中，在此同時(shí)可提供的寫(xiě)控制信號(hào)有：ADWR、SDWR、OWRRDWR、EDWR、EXWR1、STWRO以及ICAWR。響應(yīng)于這些寫(xiě)信號(hào)，我們可將地址寫(xiě)入賦值CAM、源RAM、數(shù)據(jù)RAM、目標(biāo)RAM或者應(yīng)答CAM。我們也可以把邏輯電平“1”寫(xiě)入執(zhí)行CAM，以此表明需要執(zhí)行功能;將邏輯電平“0”寫(xiě)入分類(lèi)CAM，以表明完成了該分類(lèi)功能;將邏輯電平“0”寫(xiě)入應(yīng)答分類(lèi)CAM來(lái)表示已經(jīng)完成了應(yīng)答分類(lèi)功能;或?qū)⑦壿嬰娖健?”寫(xiě)入賦值位不賦值給指令寄存器。
參見(jiàn)圖11，其中示出了用于執(zhí)行功能的定時(shí)，正如在優(yōu)先分類(lèi)功能中可能發(fā)生的情況一樣，倘若執(zhí)行CAM68被寫(xiě)入為邏輯電平“1”，則將發(fā)生執(zhí)行功能。如果分類(lèi)功能將執(zhí)行CAM置于邏輯電平“1”，則在下一個(gè)操作時(shí)隙13至15期間，將完成執(zhí)行功能。正如分類(lèi)功能一樣，在時(shí)隙13的第一半期間內(nèi)，通過(guò)由信號(hào)CPRG對(duì)控制CAMS所進(jìn)行的預(yù)充電，便可啟動(dòng)執(zhí)行功能。此后，在時(shí)隙13的第二半期間內(nèi)，提供了一個(gè)CCOMP信號(hào)以啟動(dòng)比較操作。如果執(zhí)行CAM被寫(xiě)成邏輯電平“1”，則該CCOMPOUT信號(hào)將保持在邏輯電平“1”，這種情況與時(shí)隙13的第二半期間處開(kāi)始的斜線部分指出的情況正好相反，在后者情況下，其邏輯電平降為“0”。這種情況將在時(shí)隙13到15的每個(gè)時(shí)隙的第二半期間內(nèi)，為請(qǐng)求執(zhí)行功能的最高優(yōu)先級(jí)指令寄存器產(chǎn)生一字線信號(hào)WL。在時(shí)隙14的第二半期間內(nèi)，將讀控制信號(hào)提供給指令寄存器的一區(qū)或多區(qū)依靠于先前操作時(shí)間內(nèi)由分類(lèi)PLA所譯碼的指令。以便將指令寄存器的區(qū)域讀到源地址總線、目標(biāo)地址總線或數(shù)據(jù)總線。在時(shí)隙14的第二半期間內(nèi)可以提供的讀信號(hào)可以是：ASRD、SRD、DRD、或ERD。在時(shí)隙14的第二半期間內(nèi)，如果從指令寄存器中將地址讀出到源地址總線或目標(biāo)地址總線，則在由SWCOMPOUT信號(hào)所示的CAM區(qū)中的一區(qū)開(kāi)關(guān)可以執(zhí)行比較功能，一旦發(fā)現(xiàn)比較，則在時(shí)隙15的第二半期間內(nèi)將穿過(guò)開(kāi)關(guān)的相應(yīng)字而產(chǎn)生一字線，因此而啟用開(kāi)關(guān)的CAMS和RAMS。根據(jù)從分類(lèi)PLA而來(lái)的譯碼指令信號(hào)，在時(shí)隙15的第二半期間內(nèi)可從從指令寄存器將數(shù)據(jù)或地址讀到開(kāi)關(guān)，或者從開(kāi)關(guān)將它們讀到指令寄存器。如果從指令寄存器中把數(shù)據(jù)讀到該開(kāi)關(guān)，則指令計(jì)數(shù)器在時(shí)隙15的第二半期間將接收諸如ASRD、SRD、DRD、RRD或ERD的讀控制信號(hào)，而開(kāi)關(guān)將在相關(guān)的CAM或RAM處接收寫(xiě)信號(hào)。如果要把開(kāi)關(guān)中的數(shù)據(jù)讀到指令寄存器，則開(kāi)關(guān)的有關(guān)部分將在時(shí)隙15的第二半期間內(nèi)接收讀信號(hào)而指令寄存器將按照其要被寫(xiě)入?yún)^(qū)域接收下列任一寫(xiě)控制信號(hào)：ASWR、SWR、RWR或DWR。如果在時(shí)隙14的第二豐期間內(nèi)讀到開(kāi)關(guān)中的地址比較操作期間在開(kāi)關(guān)內(nèi)沒(méi)有發(fā)現(xiàn)，則在時(shí)隙15的第二半期間內(nèi)將產(chǎn)生-COMMANDREJECT信號(hào)，一旦完成了執(zhí)行功能，則將產(chǎn)生-EXWRO信號(hào)將執(zhí)行CAM寫(xiě)成成為邏輯電平“0”，而若需要應(yīng)答分類(lèi)功能時(shí)，則可為應(yīng)答分類(lèi)提供-RSWR1信號(hào)以便將CAM寫(xiě)成邏輯電平“1”。
槪而論之，在通道的時(shí)隙3到12期間的某時(shí)期，當(dāng)一特定端口和通道源送出成為指令源請(qǐng)求時(shí)，要首先啟動(dòng)一指令操作。若果指令寄存器激活，則將最高優(yōu)先來(lái)賦值指令寄存器分配給端口和通道源，而端口和通道地址被寫(xiě)入賦值CAM，同時(shí)賦值位被寫(xiě)成邏輯電平“1”。在下一幀期間，當(dāng)端口和通道地址出現(xiàn)在源地址總線且在賦值CAM中發(fā)生比較操作時(shí)，在源端口和通道地址時(shí)間被寫(xiě)入數(shù)據(jù)RAM區(qū)28期間，產(chǎn)生了一字線和16位字（它們出現(xiàn)在TDM數(shù)據(jù)總線上）而且分類(lèi)位10被寫(xiě)成邏輯電平“1”。這便是在時(shí)隙2到12期間內(nèi)的全部執(zhí)行過(guò)程。在時(shí)隙13期間，控制CAMS的比較操作引起分類(lèi)位產(chǎn)生邏輯電平1，它在時(shí)隙13到15期間內(nèi)，任何通道中當(dāng)分類(lèi)位被寫(xiě)成邏輯“1”電平時(shí)，產(chǎn)生的。
在時(shí)隙13到15期間，將產(chǎn)生一字線WL，它用于具有最優(yōu)先功能的最高優(yōu)先級(jí)指令寄存器的等待執(zhí)行。在時(shí)隙13到15中的連續(xù)的通道時(shí)間內(nèi)，按照首先基于功能優(yōu)先其后基于指令寄存器優(yōu)先，執(zhí)行控制功能。這一操作將連續(xù)進(jìn)行直到分類(lèi)功能和指令寄存器的優(yōu)先完成，然后，字線WL將在具有寫(xiě)成1的分類(lèi)位的指令寄存器中產(chǎn)生時(shí)為止。從數(shù)據(jù)RAM中將OPCODE數(shù)據(jù)讀出到分類(lèi)PLA，它對(duì)指令進(jìn)行譯碼并產(chǎn)生必要的讀、寫(xiě)控制信號(hào)，這些信號(hào)將產(chǎn)生指令寄存器中的數(shù)據(jù)移位，正如從數(shù)據(jù)RAM中讀出并同時(shí)寫(xiě)到源CAM中去。當(dāng)完成分類(lèi)功能時(shí)，分類(lèi)位將被寫(xiě)成邏輯電平“0”，而且倘若需要執(zhí)行功能，則將執(zhí)行位寫(xiě)成邏輯電平“1”。
在時(shí)隙13到15中的下一個(gè)通道時(shí)間，當(dāng)發(fā)生比較時(shí)執(zhí)行位將導(dǎo)致產(chǎn)生一字線而且為了在指令寄存器和開(kāi)關(guān)之間對(duì)數(shù)據(jù)進(jìn)行移位，將產(chǎn)生讀、寫(xiě)控制信號(hào)。在完成執(zhí)行功能之后，執(zhí)行位將被寫(xiě)成為邏輯電平“0”，而如果需要應(yīng)答分類(lèi)功能，則將把應(yīng)答分類(lèi)位寫(xiě)成邏輯電平“1”。
在下一個(gè)通道時(shí)間和在時(shí)隙13到15期間，當(dāng)從指令寄存器的一個(gè)區(qū)域（例如源或目的RAM）中讀出數(shù)據(jù)時(shí)，將執(zhí)行應(yīng)答分類(lèi)功能，而且該分類(lèi)功能被寫(xiě)入數(shù)據(jù)RAM以便通過(guò)鎖存器30傳送到目標(biāo)。當(dāng)完成應(yīng)答分類(lèi)功能時(shí)，將應(yīng)答分類(lèi)CAM寫(xiě)成邏輯電平“0”，因此而完成通過(guò)數(shù)據(jù)RAM所接收的全部指令。
在時(shí)隙的第一半期間中的下一幀期間內(nèi)，作為比較之結(jié)果，通過(guò)源地址總線地址和存貯的地址之間的賦值CAM會(huì)產(chǎn)生一字線，因此將提供該RPLWL信號(hào)，它便應(yīng)答鎖存裝入數(shù)據(jù)，這一數(shù)據(jù)是在數(shù)據(jù)RAM部分28之中的。在此之后，將數(shù)據(jù)總線上的數(shù)據(jù)寫(xiě)入數(shù)據(jù)RAM的全過(guò)程反復(fù)進(jìn)行而且執(zhí)行指令功能。通過(guò)指令源提供了最后需要的指令（要建立開(kāi)關(guān)通路）之后，賦值位被寫(xiě)成邏輯電平“0”，因此不對(duì)指令寄存器賦值而且端口和通道將不再被認(rèn)為是指令源。
為了通過(guò)開(kāi)關(guān)10在作為源的特定端口和通道之間以及作為目標(biāo)的特定端口和通道之間建立一交接通路，應(yīng)使端口和通道成為一指令源而且端口和通道有一指令寄存器，該寄存器中由SOP的結(jié)果所賦值。該端口和通道地址被寫(xiě)入賦值CAM。在下一幀期間，一指令字被寫(xiě)入數(shù)據(jù)RAM而且分類(lèi)位被置于邏輯電平“1”。該指令被譯碼，這一指令可以請(qǐng)求數(shù)據(jù)RAM的低位字節(jié)，它包括8位地址，該指令可以被讀到數(shù)據(jù)總線，與此同時(shí)，源RAM接收一寫(xiě)控制信號(hào)以便從數(shù)據(jù)總線中寫(xiě)該地址，因此而完成了分類(lèi)功能并將執(zhí)行位寫(xiě)成邏輯電平“1”。
在下一個(gè)通道時(shí)間內(nèi)，通過(guò)將源RAM讀到源地址總線，與此同時(shí)，將源地址總線上的地址寫(xiě)到開(kāi)關(guān)的源CAM12中完成了執(zhí)行功能，執(zhí)行位也可以被寫(xiě)成邏輯電平“0”。在下一幀期間，將指令字讀到數(shù)據(jù)RAM而分類(lèi)位被寫(xiě)成邏輯電平“1”。該分類(lèi)功能可以要求數(shù)據(jù)RAM的低位字節(jié)讀到數(shù)據(jù)總線，并同時(shí)將其寫(xiě)到目標(biāo)RAM，完成執(zhí)行功能以后，該源RAM被讀到源地址總線而由源CAM12進(jìn)行一比較以便觸發(fā)具有源地址的開(kāi)關(guān)字。該目標(biāo)RAM被讀到目標(biāo)地址總線并被寫(xiě)入開(kāi)關(guān)的目標(biāo)CAM從而通過(guò)開(kāi)關(guān)完成一通路。
如果希望有一特定目標(biāo)檢查，則一執(zhí)行返回通路指令可以用應(yīng)答CAM60建立。為了建立一返回通路，須將一指令字寫(xiě)入數(shù)據(jù)RAM。該指令字包括一OPCOPE指令以建立一返回通路以及返回通路的目標(biāo)地址，在分類(lèi)功能期間，將目標(biāo)地址寫(xiě)入應(yīng)答CAM。在后來(lái)的幀中，當(dāng)目標(biāo)地址出現(xiàn)在目標(biāo)地址總線上時(shí)，應(yīng)答CAM將進(jìn)行比較并產(chǎn)生一RWL信號(hào)，該信號(hào)將導(dǎo)致鎖存區(qū)30將指令字讀到TDM數(shù)據(jù)總線，在指令字在前個(gè)幀期間是存在數(shù)據(jù)RAM之中的。在鎖存區(qū)30讀到TDM數(shù)據(jù)總線的同時(shí)，將TDM數(shù)據(jù)總線讀到尋址目標(biāo)。因此，該目標(biāo)可以檢查被執(zhí)行的指令。在已經(jīng)發(fā)生了COMMANDREJECT時(shí)，拒絕碼被讀出到目標(biāo)。
根據(jù)以上所述，可以清楚的看到，可提供許多不同類(lèi)型的指令以各種方法對(duì)地址進(jìn)行移位以便在開(kāi)關(guān)10中建立和切斷通路。為了確定是否真正執(zhí)行了指令，可以建立一應(yīng)答通路或返回通路。由交換控制器可以完成許多不同的功能，該交換控制器具有很大的靈活性，以便動(dòng)態(tài)交換的全部利益均可得以實(shí)現(xiàn)。
雖然本發(fā)明是作為一交換控制器而加以描述的，但顯而易見(jiàn)，對(duì)于本技術(shù)領(lǐng)域的熟練工作人員而言，它可用作為執(zhí)行由該命令指定的位置中的命令和直接指令的命令處理器。由本發(fā)明循環(huán)移位的地址是在真讀出指令中。因此，本發(fā)明用被用于直接指令以便去探求目標(biāo)。
所以，本發(fā)明之范圍只受附加的權(quán)利要求之限制而不受上述特殊實(shí)施方案的約束。
補(bǔ)正85107738
文件名稱(chēng)頁(yè)行補(bǔ)正前補(bǔ)正后
說(shuō)明書(shū)13…專(zhuān)利申請(qǐng)No.”專(zhuān)利申請(qǐng)№682，033
123…（第號(hào)）（第682，228號(hào)）
124…（第號(hào)）…（第682，038號(hào)）
23（第號(hào)）中…（第682，033號(hào)）中
424“美國(guó)專(zhuān)利申請(qǐng)?zhí)枴薄懊绹?guó)專(zhuān)利申請(qǐng)682，033號(hào)”
78…（第號(hào)）…（第682，228號(hào)）
79（第號(hào)）…（第682，038號(hào)）…
919…（第號(hào)）…（第682，035號(hào)）…
920…（第號(hào)）…（第682，034號(hào)）…