本技術(shù)涉及總線(xiàn)解碼，特別是涉及基于硬件實(shí)現(xiàn)的二總線(xiàn)解碼系統(tǒng)及方法。

背景技術(shù)：

1、在二總線(xiàn)通訊領(lǐng)域，主機(jī)通過(guò)二總線(xiàn)與多個(gè)從機(jī)設(shè)備連接，而從機(jī)設(shè)備需要承擔(dān)解碼和回碼的工作來(lái)保持與主機(jī)之間的通訊。

2、目前的解碼方法主要分為硬件解碼與軟件解碼兩種。大部分硬件解碼方法適用性較差，不能大面積的覆蓋各種協(xié)議應(yīng)用，只能針對(duì)個(gè)別或小部分的協(xié)議完成解碼工作。而軟件解碼方法主要是通過(guò)定時(shí)器與io配合來(lái)實(shí)現(xiàn)的，占用軟件資源較多，且當(dāng)面對(duì)比較復(fù)雜的協(xié)議碼型時(shí)，軟件解碼方法還會(huì)更進(jìn)一步占用軟件資源，增加應(yīng)用的復(fù)雜性。

3、因此，現(xiàn)有的總線(xiàn)解碼方法大部分只能應(yīng)用于個(gè)別或小部分的總線(xiàn)協(xié)議，不能覆蓋大面積的總線(xiàn)協(xié)議，適用性較差。再者，現(xiàn)有的總線(xiàn)解碼方法需要軟件處理的事情較多，軟件資源受限，在一些復(fù)雜應(yīng)用場(chǎng)景下可能會(huì)由于占用較多軟件資源而使得核心算法復(fù)雜度提升受限。

技術(shù)實(shí)現(xiàn)思路

1、鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本技術(shù)的目的在于提供基于硬件實(shí)現(xiàn)的二總線(xiàn)解碼系統(tǒng)及方法，用于解決現(xiàn)有的總線(xiàn)解碼方法適用性差，以及軟件開(kāi)銷(xiāo)較多使得核心算法復(fù)雜度難以提升的技術(shù)問(wèn)題。

2、為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本技術(shù)的第一方面提供一種基于硬件實(shí)現(xiàn)的二總線(xiàn)解碼系統(tǒng)，包括：總線(xiàn)硬件解碼模塊；cpu控制模塊，與所述總線(xiàn)硬件解碼模塊電性連接；所述cpu控制模塊配置寄存器設(shè)置解碼所需參數(shù)，所述總線(xiàn)硬件解碼模塊接收外部輸入的總線(xiàn)碼元信號(hào)，以根據(jù)所述解碼所需參數(shù)對(duì)所述總線(xiàn)碼元信號(hào)進(jìn)行解碼并將解碼結(jié)果保存以供所述cpu控制模塊讀取。

3、于本技術(shù)的一些實(shí)施例中，所述總線(xiàn)硬件解碼模塊包括：周期高低電平檢測(cè)模塊、計(jì)數(shù)模塊及寄存器讀寫(xiě)模塊；所述寄存器讀寫(xiě)模塊電性連接所述cpu控制模塊以讀寫(xiě)各寄存器的值，并電性連接所述計(jì)數(shù)模塊和周期高低電平檢測(cè)模塊；所述計(jì)數(shù)模塊至少包括周期高電平次數(shù)計(jì)數(shù)模塊；所述cpu控制模塊配置采樣周期高電平次數(shù)閾值寄存器，所述周期高低電平檢測(cè)模塊從所述周期高電平次數(shù)計(jì)數(shù)模塊接收周期高電平次數(shù)計(jì)數(shù)結(jié)果，并將所述周期高電平次數(shù)計(jì)數(shù)結(jié)果與所述采樣周期高電平次數(shù)閾值寄存器的設(shè)定值做比較，以根據(jù)比較結(jié)果判斷各采樣周期的電平狀態(tài)。

4、于本技術(shù)的一些實(shí)施例中，所述周期高低電平檢測(cè)模塊判斷各采樣周期的電平狀態(tài)的過(guò)程包括：判斷所述周期高電平次數(shù)計(jì)數(shù)模塊采樣到的周期高電平次數(shù)計(jì)數(shù)結(jié)果是否大于所述采樣周期高電平次數(shù)閾值寄存器的設(shè)定值；若大于，則當(dāng)前采樣周期為高電平，否則當(dāng)前采樣周期為低電平。

5、于本技術(shù)的一些實(shí)施例中，所述計(jì)數(shù)模塊還包括：周期長(zhǎng)度計(jì)數(shù)模塊和/或周期個(gè)數(shù)計(jì)數(shù)模塊；所述cpu控制模塊配置周期長(zhǎng)度寄存器用于周期長(zhǎng)度判斷和/或周期個(gè)數(shù)寄存器用于周期個(gè)數(shù)判斷；其中，所述采樣周期高電平次數(shù)閾值寄存器的數(shù)量與周期個(gè)數(shù)寄存器的設(shè)定值一致，各采樣周期的長(zhǎng)度與周期長(zhǎng)度寄存器的設(shè)定值一致。

6、于本技術(shù)的一些實(shí)施例中，所述二總線(xiàn)解碼系統(tǒng)還包括：起始位檢測(cè)模塊和/或前導(dǎo)序列檢測(cè)模塊；所述起始位檢測(cè)模塊與所述周期高低電平檢測(cè)模塊電性連接，用于根據(jù)所述周期高低電平檢測(cè)模塊輸入的起始位各周期高低電平狀態(tài)對(duì)總線(xiàn)碼元信號(hào)起始位進(jìn)行判斷；所述前導(dǎo)序列檢測(cè)模塊與所述周期高低電平檢測(cè)模塊電性連接，用于根據(jù)所述周期高低電平檢測(cè)模塊輸入的前導(dǎo)序列各周期高低電平狀態(tài)對(duì)總線(xiàn)碼元信號(hào)的前導(dǎo)序列進(jìn)行判斷。

7、于本技術(shù)的一些實(shí)施例中，所述二總線(xiàn)解碼系統(tǒng)還包括數(shù)據(jù)碼檢測(cè)模塊、中斷及狀態(tài)控制模塊；所述數(shù)據(jù)碼檢測(cè)模塊分別與所述中斷及狀態(tài)控制模塊、周期高低電平檢測(cè)模塊電性連接，用于根據(jù)所述周期高低電平檢測(cè)模塊輸入的各周期高低電平碼，判斷數(shù)據(jù)碼的比特位為1或0，并產(chǎn)生對(duì)應(yīng)的數(shù)據(jù)碼元接收錯(cuò)誤信號(hào)或接收完成信號(hào)輸出至所述中斷及狀態(tài)控制模塊。

8、于本技術(shù)的一些實(shí)施例中，所述數(shù)據(jù)碼檢測(cè)模塊連接單幀bit個(gè)數(shù)計(jì)數(shù)模塊；所述數(shù)據(jù)碼檢測(cè)模塊中設(shè)有數(shù)據(jù)1碼計(jì)數(shù)器和數(shù)據(jù)0碼計(jì)數(shù)器；所述cpu控制模塊配置對(duì)應(yīng)的單幀bit個(gè)數(shù)寄存器、數(shù)據(jù)1碼周期分布寄存器、數(shù)據(jù)0碼周期分布寄存器；所述數(shù)據(jù)1碼計(jì)數(shù)器用于統(tǒng)計(jì)采樣周期高低電平碼與數(shù)據(jù)1碼周期分布寄存器的設(shè)定值相同的次數(shù)，且若統(tǒng)計(jì)次數(shù)等于周期個(gè)數(shù)寄存器的設(shè)定值，則該bit的解碼結(jié)果是1；所述數(shù)據(jù)0碼計(jì)數(shù)器用于統(tǒng)計(jì)采樣周期高低電平碼與數(shù)據(jù)0碼周期分布寄存器的設(shè)定值相同的次數(shù)，且若統(tǒng)計(jì)次數(shù)等于周期個(gè)數(shù)寄存器的設(shè)定值，則該bit的解碼結(jié)果是0；所述單幀bit個(gè)數(shù)計(jì)數(shù)模塊用于計(jì)數(shù)累加bit解碼結(jié)果，直至計(jì)數(shù)值等于單幀bit個(gè)數(shù)寄存器的設(shè)定值。

9、于本技術(shù)的一些實(shí)施例中，所述二總線(xiàn)解碼系統(tǒng)還包括：幀間隔檢測(cè)模塊，與所述數(shù)據(jù)碼檢測(cè)模塊、中斷及狀態(tài)控制模塊電性連接，用于檢測(cè)幀間隔持續(xù)高電平是否在設(shè)定閾值范圍內(nèi)，如否，則輸出幀間隔等待時(shí)間異常信號(hào)至中斷及狀態(tài)控制模塊。

10、于本技術(shù)的一些實(shí)施例中，所述二總線(xiàn)解碼系統(tǒng)還包括：數(shù)據(jù)包間隔檢測(cè)模塊，與中斷及狀態(tài)控制模塊電性連接；所述數(shù)據(jù)包間隔檢測(cè)模塊中設(shè)有高電平計(jì)數(shù)器，用于對(duì)輸入總線(xiàn)信號(hào)的持續(xù)高電平進(jìn)行采樣和計(jì)數(shù)；當(dāng)所述數(shù)據(jù)包間隔檢測(cè)模塊檢測(cè)到高電平計(jì)數(shù)器的計(jì)數(shù)值與所述cpu控制模塊內(nèi)設(shè)的高電平保持時(shí)間的設(shè)定值一致，則輸出數(shù)據(jù)包間隔高電平保持時(shí)間喚醒信號(hào)至中斷及狀態(tài)控制模塊。

11、于本技術(shù)的一些實(shí)施例中，所述二總線(xiàn)解碼系統(tǒng)還包括：休眠喚醒控制模塊，與cpu控制模塊及總線(xiàn)硬件解碼模塊電性連接，用于接收總線(xiàn)硬件解碼模塊輸出的中斷標(biāo)志信號(hào)后喚醒cpu控制模塊。

12、為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本技術(shù)的第二方面提供一種基于硬件實(shí)現(xiàn)的二總線(xiàn)解碼方法，應(yīng)用于所述二總線(xiàn)解碼系統(tǒng)；所述二總線(xiàn)解碼方法包括：接收外部輸入的總線(xiàn)碼元信號(hào)；根據(jù)cpu控制模塊設(shè)置的解碼所需參數(shù)對(duì)所述總線(xiàn)碼元信號(hào)進(jìn)行解碼并將解碼結(jié)果保存以供讀取。

13、于本技術(shù)的一些實(shí)施例中，所述方法還包括：解碼得到當(dāng)前從設(shè)備的地址信息；將解碼得到的從設(shè)備地址信息與當(dāng)前從設(shè)備的地址信息進(jìn)行地址匹配；若地址不匹配，則關(guān)閉總線(xiàn)硬件解碼模塊中的解碼使能，直至檢測(cè)到數(shù)據(jù)包間隔時(shí)喚醒cpu控制模塊，重新打開(kāi)解碼使能；若地址匹配，則總線(xiàn)硬件解碼模塊繼續(xù)執(zhí)行數(shù)據(jù)硬解碼，并在完成數(shù)據(jù)硬解碼后喚醒cpu控制模塊。

14、于本技術(shù)的一些實(shí)施例中，由cpu控制模塊執(zhí)行地址匹配任務(wù)，其包括如下：將解碼得到的當(dāng)前從設(shè)備的地址信息存儲(chǔ)至地址寄存器中，并基于地址解碼完成的標(biāo)志信號(hào)喚醒cpu控制模塊；所述cpu控制模塊被喚醒后從所述地址寄存器中讀取解碼所得的地址信息，并與當(dāng)前從設(shè)備的地址進(jìn)行匹配；若地址不匹配，則cpu控制模塊除能硬件解碼使能并進(jìn)入休眠狀態(tài)；所述總線(xiàn)硬件解碼模塊中的數(shù)據(jù)包間隔檢測(cè)模塊持續(xù)工作；當(dāng)數(shù)據(jù)包間隔檢測(cè)模塊檢測(cè)到數(shù)據(jù)包間隔時(shí)，產(chǎn)生相應(yīng)的數(shù)據(jù)包間隔標(biāo)志喚醒cpu控制模塊；cpu控制模塊被喚醒后打開(kāi)解碼使能；總線(xiàn)硬件解碼模塊繼續(xù)解析下一個(gè)數(shù)據(jù)包，且cpu控制模塊再次進(jìn)入休眠狀態(tài)；若地址匹配，則cpu控制模塊進(jìn)入休眠狀態(tài)，總線(xiàn)硬件解碼模塊繼續(xù)進(jìn)行解析工作，在完成數(shù)據(jù)硬解碼后喚醒cpu控制模塊；cpu控制模塊被喚醒后讀取解碼數(shù)據(jù)及校驗(yàn)值，并判斷是否校驗(yàn)成功；若校驗(yàn)成功則回碼，待回碼完成后，cpu控制模塊進(jìn)入休眠狀態(tài)；若校驗(yàn)不成功，則繼續(xù)由總線(xiàn)硬件解碼模塊中的數(shù)據(jù)包間隔檢測(cè)模塊執(zhí)行數(shù)據(jù)包間隔檢測(cè)。

15、如上所述，本技術(shù)的基于硬件實(shí)現(xiàn)的二總線(xiàn)解碼系統(tǒng)及方法，具有以下有益效果：

16、(1)本技術(shù)的總線(xiàn)硬件解碼系統(tǒng)適用范圍廣，可以針對(duì)不同的總線(xiàn)協(xié)議自由調(diào)整軟件配置，實(shí)現(xiàn)大范圍的總線(xiàn)協(xié)議解碼。

17、(2)本技術(shù)用硬件處理的方式替代軟件完成了部分工作，減少了軟件開(kāi)銷(xiāo)的同時(shí)釋放了cpu資源，cpu資源可以休眠來(lái)降低功耗。

18、(3)本技術(shù)的總線(xiàn)硬件解碼模塊復(fù)用定時(shí)模塊，應(yīng)用時(shí)可隨時(shí)關(guān)閉解碼使能降低功耗，等待定時(shí)喚醒重新打開(kāi)解碼使能。

19、(4)本技術(shù)的總線(xiàn)硬件解碼模塊不僅資源豐富，還進(jìn)一步完善了解碼出錯(cuò)機(jī)制。