本發(fā)明涉及半導(dǎo)體集成電路的存儲器，具體涉及rram存內(nèi)計算陣列及其操作方法。
背景技術(shù)：
0、發(fā)明背景
1、傳統(tǒng)的馮諾依曼架構(gòu)在人工智能時代遇到了“存儲墻”和“功耗墻”的問題。在實現(xiàn)計算過程中，由于存儲器和處理器的物理分隔，導(dǎo)致數(shù)據(jù)需要不斷搬移，不僅浪費時間，還帶來了額外功耗。存內(nèi)計算是指在存儲器中直接進(jìn)行一些計算過程，被認(rèn)為是解決馮諾依曼架構(gòu)問題的一種新型計算范式。存內(nèi)計算可以基于sram、flash、rram等實現(xiàn)，其中基于rram的存內(nèi)計算成為了學(xué)術(shù)界和業(yè)界的研究熱點。
2、基于rram實現(xiàn)存內(nèi)計算的陣列結(jié)構(gòu)非常多，比較常見的有1t1r，1r，1s1r，2t2r單元等，但這些結(jié)構(gòu)在低功耗領(lǐng)域表現(xiàn)不佳，陣列開啟電流占了大部分功耗。且在人工智能背景下，多數(shù)計算涉及稀疏矩陣，矩陣中大多數(shù)數(shù)據(jù)都為0。用這些常見結(jié)構(gòu)進(jìn)行存儲和計算時，0也需要全部存儲并參與計算，造成了大量無意義的功耗開銷。
技術(shù)實現(xiàn)思路
1、本發(fā)明提供一種能夠利用稀疏矩陣的稀疏性來實現(xiàn)存內(nèi)計算的陣列結(jié)構(gòu)，能夠有效降低功耗，在低功耗應(yīng)用領(lǐng)域表現(xiàn)良好。
2、本發(fā)明提供的技術(shù)方案如下：
3、一種用于稀疏矩陣的電容耦合存內(nèi)計算陣列，該陣列包括一個s-cell單元和多個w-cell單元，所述s-cell單元，用于存儲矩陣在該點上是否稀疏，作為稀疏標(biāo)志位，s-cell單元的具體結(jié)構(gòu)為8t1r單元，包括一寫入管nw1、一讀出管nr1、一個與門和一個rram器件，其中，寫入管nw1和讀出管nr1的漏端相互連接，并且接到rram器件的一端，rram器件的另一端接到位線bl；與門一端連接到全局控制字線gcwl，另一端連接到rram器件上，輸出端為局部控制字線lcwl；rram器件的另一端連接到位線bl；所述w-cell單元，用于將矩陣量化至比特并存儲，w-cell單元的具體結(jié)構(gòu)為8t1r1c單元，包括一寫入管nw2、一讀出管nr2、一個由兩個反相器和晶體管構(gòu)成的電壓轉(zhuǎn)換器和一電容，其中，寫入管nw2和讀出管nr2相互連接，并且接到rram器件的一端；電壓轉(zhuǎn)換器一端連接到rram器件，一端連接到電容，一端連接到電壓輸入線vl，每個s-cell單元或w-cell單元的寫入字線wwl接寫入管nw1或nw2的柵端，全局控制字線gcwl接讀出管nr1或nr2的柵端，計算源線csl接讀出管nr1或nr2的源端，寫入源線wsl接寫入管nw1或nw2的源端。
4、本發(fā)明進(jìn)一步提供用于稀疏矩陣的電容耦合存內(nèi)計算陣列的操作方法，包括寫入模式、讀取模式、計算模式，具體包括：
5、1)寫入模式，對s-cell和w-cell的操作相同，將數(shù)據(jù)1寫入晶體管nw1和nw2，使wwl接高電平，wsl接低電平，bl接高電平；將數(shù)據(jù)0寫入晶體管nw1和nw2，使wwl接高電平，wsl接高電平，bl接低電平，寫入過程中g(shù)cwl和csl接地；
6、2)讀取模式，對s-cell和w-cell的操作相同，將csl、gcwl接高電平，bl接低電平，wsl和wwl接地，晶體管nr1和nr2導(dǎo)通，將rram單元中存儲的數(shù)據(jù)讀出；
7、3)計算模式，權(quán)重為0時的工作過程，s-cell單元的gcwl、csl接高電平，s-cell的晶體管導(dǎo)通，和rram單元構(gòu)成分壓網(wǎng)絡(luò)，與門的非端傳入高電平，經(jīng)反相器后輸出低電平，即lcwl為低電平；此時w-cell中的nr2關(guān)閉，w-cell不參與計算，能夠大幅降低功耗。權(quán)重不為0時的工作過程，s-cell的gcwl、csl接高電平，s-cell的晶體管導(dǎo)通，與門的非端傳入低電平，經(jīng)反相器后使得與門輸出高電平，即lcwl為高電平，控制w-cell的nr2導(dǎo)通，晶體管和電阻分壓，根據(jù)電阻的狀態(tài)來決定電壓轉(zhuǎn)換器的輸入，如果電阻狀態(tài)為lrs,則電壓轉(zhuǎn)換器的輸入為低電平，經(jīng)過電壓轉(zhuǎn)換器后輸出值為vl的模擬電壓，如果電阻狀態(tài)為hrs，則電壓轉(zhuǎn)換器的輸入為高電平，經(jīng)過電壓轉(zhuǎn)換器后輸出0，根據(jù)輸出電壓不同，電容充電積累的電荷不同，通過cbl讀出各個輸入模擬電壓vl的求和后的平均值。
8、本發(fā)明的有益效果如下：
9、本發(fā)明陣列結(jié)構(gòu)能夠?qū)?quán)重量化到多比特范圍內(nèi)，且能夠利用矩陣的稀疏性來降低計算所需功耗。在計算時，各個電容上的電壓等于vl和該位權(quán)重的乘積，最終在cbl上輸出計算后的模擬電壓。
1.一種用于稀疏矩陣的電容耦合存內(nèi)計算陣列，其特征在于，該陣列包括一個s-cell單元和多個w-cell單元，所述s-cell單元，用于存儲矩陣在該點上是否稀疏，作為稀疏標(biāo)志位，s-cell單元的具體結(jié)構(gòu)為8t1r單元，包括一寫入管nw1、一讀出管nr1、一個與門和一個rram器件，其中，寫入管nw1和讀出管nr1的漏端相互連接，并且接到rram器件的一端，rram器件的另一端接到位線bl；與門一端連接到全局控制字線gcwl，另一端連接到rram器件上，輸出端為局部控制字線lcwl；rram器件的另一端連接到位線bl；所述w-cell單元，用于將矩陣量化至比特并存儲，w-cell單元的具體結(jié)構(gòu)為8t1r1c單元，包括一寫入管nw2、一讀出管nr2、一個由兩個反相器和晶體管構(gòu)成的電壓轉(zhuǎn)換器和一電容，其中，寫入管nw2和讀出管nr2相互連接，并且接到rram器件的一端；電壓轉(zhuǎn)換器一端連接到rram器件，一端連接到電容，一端連接到電壓輸入線vl，每個s-cell單元或w-cell單元的寫入字線wwl接寫入管nw1或nw2的柵端，全局控制字線gcwl接讀出管nr1或nr2的柵端，計算源線csl接讀出管nr1或nr2的源端，寫入源線wsl接寫入管nw1或nw2的源端。
2.如權(quán)利要求1所述的用于稀疏矩陣的電容耦合存內(nèi)計算陣列，其特征在于，電壓轉(zhuǎn)換器接收數(shù)字信號，輸出只為vl或0的模擬電壓。
3.如權(quán)利要求1所述的用于稀疏矩陣的電容耦合存內(nèi)計算陣列，其特征在于，所述稀疏矩陣中一個權(quán)重需要1個s-cell單元和8個w-cell單元來存儲，s-cell單元作為稀疏標(biāo)志位，w-cell單元用于存儲8bit權(quán)重。
4.一種如權(quán)利要求1所述的用于稀疏矩陣的電容耦合存內(nèi)計算陣列的操作方法，包括寫入模式、讀取模式、計算模式，具體包括：